全球網路流量正呈指數級增長，且毫無放緩跡象，而這股需求正推動著半導體產業的演進。隨著對數據需求的日益增長，我們需要感測器來擷取數據、網路來傳輸數據，以及儲存空間和運算能力來分析數據。隨著數據需求的增長，相關基礎技術必須不斷進步，不僅要滿足當前的需求，更要因應未來的應用。
新技術正推動複雜數位裝置的創新
微處理器中每顆晶體管數量的歷史增長趨勢顯示，以元件複雜度所體現的處理需求增速，在過去五十年來也持續呈指數級增長。 需要更強處理能力的新應用是此趨勢的主要驅動力，而未來隨著擴增實境等應用的出現，對效能的需求將持續增加。隨著採用先進製程節點的裝置日益增多，以及對這些晶片的需求不斷增長，過去一年對先進半導體晶圓廠的投資幾乎翻了一番，達到超過 1,000 億美元的新高。產能的提升帶動了對高品質自動測試設備 (ATE)的需求，而晶片複雜度的增加則為測試工作帶來了新的挑戰。
回顧半導體測試的發展歷程，1990年代的挑戰僅在於能否對元件進行功能測試。隨後的時代則著重於透過採用更高吞吐量、更短測試時間及更高並行度的測試設備來降低成本。而近幾年的特點則是半導體製造製程與封裝趨勢日益複雜（始於英特爾於2011年為22奈米製程轉向FinFET技術）。 我們預期，這將至少在未來十年內持續成為影響測試領域的主要驅動力。
半導體元件製造領域的最新突破之一，在於結構從 2D 演進為日益複雜的 3D 結構，例如全環柵（GAA）場效應電晶體。由於測試的本質在於找出製造缺陷，這些嶄新且極為精細的元件結構需要檢測更多種類的細微缺陷，從而增加了測試的複雜性。隨著電晶體持續微型化，且單一晶片上的電晶體數量大幅增加，我們觀察到開關電流正不斷上升。 不過，我們稍後再談這個問題。
首先，讓我們談談這樣一個事實：晶體管數量越多，記憶體深度就越大，這將催生新的數位測試技術，進而需要新的數位測試儀器。不過，這一點將很快由所有主要廠商解決，因此讓我們來探討另一個亟待解決的挑戰層面。
更有趣的挑戰在於，當晶片上的電晶體數量不斷增加時，該如何維持可控的良率。我們都聽說過「小晶片（chiplets）」的優勢——它能讓多個晶片的總體良率高於單一單片晶片的良率，但這會對測試工作帶來挑戰。這些影響主要可歸納為四大類：
- 品質
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- 若使用設計上雖可驗證但無法在獨立製造狀態下進行測試的 IP 模組，則可能需要額外的晶片面積
- 權衡「逃逸的瑕疵晶粒」所造成的成本與「組裝品報廢」所造成的成本
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- 互通性：擴展現有測試標準，以便為介面／互通性測試建立高效的測試環境；並透過業界採用測試標準來降低成本
- 高速介面：需進行晶粒迴路測試及適當的晶圓測試，以驗證已知良品晶粒；此外，基於成本考量，需對凸點及驅動器進行測試，且驅動器強度需受限
- 高速互連：管理晶片上的高速互連與驅動器，這些元件旨在驅動基板上長度僅數公釐的銅線，而非測試機中連接數位引腳的那半公尺長介面
回到關於開關電流不斷增加的討論，採用先進製程節點所帶來的較不顯著的影響，在於對裝置測試機電源供應器的衝擊。晶體管的導通與關斷過程，看起來就像是在為一個極小的電容器充電——這僅需微小的充電電流。但當你將 100 億、200 億甚至 500 億個晶體管加總起來時，所產生的瞬時電流便相當可觀。 我們曾見過瞬時電流高達 2000 安培的裝置，然而隨著製程節點的進步，工作電壓卻不斷下降。在電壓下降的同時還需切換巨大的電流，這正是測試先進數位裝置時面臨的最大挑戰之一，這也讓我們得出一個具爭議性的結論——數位測試中最艱鉅的挑戰，其實是類比問題。
若要使用傳統電源建立高頻寬介面，必須搭建一個由精心匹配的電容器組成的複雜網路，並需特別注意諧振頻率。對測試工程師而言，另一種選擇也是唯一真正的解決方案，就是採用動態電源，藉此減輕工作負擔，並確保應用硬體能一次成功運作。數位測試的關鍵，其實在於擁有最佳的類比解決方案。
3D 裝置結構推動系統層級測試的需求
現在讓我們將注意力轉向這樣一個事實：這些複雜的 3D 裝置結構會產生多種新的缺陷模式，而這些缺陷模式使用傳統測試方法極難偵測。缺陷可能僅會在任務模式測試中顯現，而這正是 System Level Test (SLT) 設備對先進數位裝置的重要性日益提升。
系統層級測試既無法取代傳統的自動測試設備（ATE），也不是額外的測試環節。自動測試設備（ATE）的故障覆蓋率在某種程度上雖快且高效，但一旦超過此限度，要找出更隱蔽的缺陷便會耗費顯著更長的時間。另一方面，系統層級測試（SLT）在初期雖呈現隨時間推移而線性增長的故障覆蓋率，但對於某些更隱蔽的缺陷，其發現所需時間反而比自動測試設備（ATE）更短。 未來將見證ATE 與 SLT 之間測試覆蓋率的優化。我們最近推出的《系統層級測試 3 對 3》短片，深入探討了系統層級測試的應用案例與新興趨勢。
透過工程效率提升產能
除了探討測試先進數位裝置時所面臨的這些技術障礙外，我們也應自問：這是否真的是半導體產業面臨的最大挑戰？我們都曾讀到，該產業正面臨鋰和銫等稀土資源短缺的現實，但從歷史經驗來看，過去總能開發出替代技術來彌補材料短缺。但讓我們來思考產業中的另一種稀缺資源——工程師。 在優質工程師短缺且產業呈指數級增長的背景下，我們必須制定策略，以盡可能降低人力資本對產業成長潛力的影響。
我們可以參考當今處理稀土礦物的方式——透過開採來增加產量。我們可以要求教育機構增加產量——而他們確實正在這麼做——但這需要時間。而這所需的時間，恐怕已超出我們所能等待的範圍。
人工智慧是另一個熱門話題。它在相對短的時間內取得了長足的進步，雖然未來某天它或許能透過自動化處理一些較為標準且重複性的任務，來協助工程師進行程式碼生成，但短期內人工智慧不太可能完全取代工程師。
但我們可以提升現有工程師的工作效率，從而提高其生產力。當今的測試工程師面臨著持續的壓力，必須縮短從設計到大規模量產的週期，並盡可能提高產能與良率。這個過程本身就充滿複雜性，因此選擇能降低這種複雜性的解決方案，將能顯著提升生產力。泰瑞達的產品正是基於此理念所設計，並包含能加速產品上市時程及最大化良率的創新解決方案。
一個不錯的起點是降低測試工程師的工作複雜度。如果有一款設計完善的測試機，能讓每個測試站點採用相同的對稱設計，從而消除對多站點介面板的需求，並最終降低 DIB 設計的複雜度，那會如何？這意味著設計工作量減少、各站點間的關聯性大幅提升，以及設計上的基本簡化，讓測試工程師能夠專注於測試清單和待測裝置。
泰瑞達（Teradyne）在UltraFLExplus上提供的 Broadside 應用介面正是為此而生，它確保 DIB 電路所需的大面積 PCB 區域被安置在儀器連接點與被測裝置（DUT）之間（而非被推至 PCB 兩側），這真正實現了跨連接點的複製貼上佈局，從而確保佈局的一致性。 這種簡便性不僅為測試工程師節省了 DIB 設計時間，更重要的是，避免了因多站點問題導致的調試時間延長——甚至更糟的是，因站點間設計問題而必須重新設計 DIB 的風險。 Broadside 介面不僅能加快相關性分析速度，同時兼顧多站點性能，將工程師製作量產級測試程式的工時減少超過 20%，並透過減少 15% 至 50% 的測試單元來提升製造生產力。僅僅透過簡化架構，工程師的工作效率便能大幅提升。
數據是另一個可運用來提升工廠生產力的領域。 在某些情況下，您需要低延遲且與測試流程同步的快速決策，這需要一個與測試機緊密整合的本地解決方案。其他數據分析則需傳送至雲端或工廠的製造執行系統（MES）。這類數據需在客戶的軟體系統上運作，以便根據數據分析所決定的行動，能對製造流程的其他環節產生影響。無論是邊緣分析還是雲端分析，在提升效率方面都扮演著重要的角色。
提升工程師效率的另一個方法，是找出效率低下的環節。設計領域與測試領域使用不同的語言，來自這兩個領域的工程師所使用的術語，往往令對方難以理解。許多問題需要將測試資訊回傳給設計團隊進行審查，並修改測試向量後，才能再送回測試人員手中。這個除錯循環可能耗費數小時，甚至數天。像泰瑞達（Teradyne）的 PortBridge 這樣的橋樑，能促進資訊流的順暢運作，讓設計與測試台工程師能直接與自動測試設備（ATE）溝通以進行除錯，同時也讓測試工程師能夠理解並診斷平面波形中的故障。過去可能需要數週甚至數月才能完成的專案，現在可以縮短至數天，讓營運端節省下大量的工程工時。
先進數位技術帶來了新的技術挑戰，必須加以解決，以免限制半導體產業的成長。技術總能與時俱進，以滿足各項需求與要求。我們在此已探討了多項相關趨勢，但其中最有效的解決方案，在於為工程師提供能大幅提升其生產力的工具。我們的工程師是供不應求的稀缺人才，而提供能提升其生產力的先進工具與能力，將是確保產業能持續實現指數級成長的關鍵。
歡迎聯絡我們，進一步了解泰瑞達針對先進製程節點的測試解決方案。
雷根·米爾斯（Regan Mills）現任泰瑞達（Teradyne）行銷副總裁，同時擔任該公司半導體測試事業部 SOC 業務單元總經理。加入泰瑞達之前，雷根曾於 Automation Engineering Incorporated 及 Arctic Sand Technologies 擔任管理職務。他擁有麻省理工學院（MIT）的電機工程與電腦科學理學士學位，以及波士頓大學的電機工程、控制系統、數位訊號處理與類比設計理學碩士學位。