摩爾定律指出，積體電路上的電晶體數量約每兩年便會翻倍，這對運算技術的進步至關重要。數十年來，晶圓廠透過不斷縮小電晶體尺寸，成功實現了數位運算能力與電晶體密度的指數級增長，但我們已觸及這些製程的物理極限。 如今，新的製程技術與先進封裝解決方案（例如小晶片）正讓產業得以延續摩爾定律所預示的處理能力與數位縮放。早在 1965 年，連高登·摩爾都曾指出：「將獨立封裝並相互連接的微型功能模組組合成大型系統，或許是更經濟的作法。」
儘管近年來小晶片（chiplets）已變得越來越普遍，但在設計、製造、封裝和測試方面仍面臨諸多挑戰。正因如此，必須優化設計-製造-測試循環，以持續降低瑕疵漏檢率及測試成本，同時達成預期的良率目標與品質水準。
優化總體品質成本至關重要
在處理較複雜的測試流程（例如已知良品晶片（KGD）測試、最終測試及系統層級測試）時，制定優化總體品質成本的策略至關重要。需考量的重點包括：
- 在設計流程的初期階段，設計師與測試工程師需要使用共通的工具進行協作，以進行晶片驗證與故障除錯
- 將部分測試提前至整體流程的早期階段，有助於在 KGD 整合前減少缺陷
- 透過將部分測試延後至製造流程的後期階段來降低成本
- 隨著製造流程日趨成熟與穩定，運用分析技術來調整量產前及量產期間的測試流程，將有助於優化整體品質成本
瑕疵未被發現導致報廢成本高昂
與傳統單片式元件相比，小晶片（chiplets）的設計與製造流程有顯著差異。傳統單片式半導體元件的製造所產生的報廢成本基本上呈線性增長，其中包括單晶片成本、封裝及組裝成本。
就廢料成本的累積而言，2.5D/3D 設計的製造製程存在顯著差異。具體而言，受多晶片、多晶片部分組裝件及／或完整 2.5D/3D 封裝所產生的廢料成本驅動，這些成本會從製造階段到組裝階段呈幾何級數增長。
向左移還是向右移？
雖然 2.5D/3D 封裝是推動下一代摩爾定律的關鍵技術，但要使此方法具有經濟可行性，必須在製造流程的早期階段降低缺陷漏檢率，以減少報廢成本。 在測試流程中將測試作業向左或向右移，是實現這些目標並將 2.5D/3D 元件整體製造成本降至最低的策略。「左移」是指在製造流程的早期階段（例如晶圓檢測和部分封裝階段）提升測試覆蓋率，以最大化「合格即交付」（KGD）率，同時降低後續封裝成本。此外，亦可於製程中增加額外測試項目，以識別新的失效類型或失效模式。
然而，必須權衡「左移」策略的利弊。舉例來說，在製造流程的早期階段提高測試強度，雖然對已知良品裝置有正面影響，但也可能導致測試成本上升；即使考量到由此帶來的報廢成本降低，這項成本增加仍無法被優化效益充分抵銷。
向右移動 這意味著在製造流程的後期階段提高測試覆蓋率，擴展偵測缺陷的能力，並維持品質水準，其目標是透過提高測試並行度來降低成本。
通常而言，在晶圓或任務圖案測試中良率較高的測試項目，或是需要較長掃描測試時間的高良率測試，都是進行「右移」的理想候選對象。這些測試可移至最終測試或系統級測試階段，亦可在兩者之間進行彈性管理。例如，系統級測試所實現的高程度並行處理，確實兌現了唯有透過多站點測試才能達成的經濟效益承諾，在實現品質目標的同時進一步降低成本。
將檢測作業向左或向右移的目標，在於於整個製造過程中實現品質與產量的最佳平衡，最終優化整體品質成本。具體策略包括：
- 透過降低晶圓探測製程中的瑕疵漏檢率，以將廢料成本降至最低
- 以最高效的方式實現量產測試，以降低測試成本
- 透過分析技術，對整個製造流程實施閉環改進，以提升良率。
泰瑞達的 FLEX 測試解決方案透過靈活的方案，讓您能在不同插裝工序間調度測試，從而協助您達成此品質成本目標。我們在 EDA、晶圓製造/封裝及數據分析領域建立的強大產業合作夥伴關係，確保此流程無縫銜接。
數據分析推動決策優化
在面臨向左或向右調整的抉擇時，測試策略的優化是一個動態且持續的過程，而分析技術在此過程中能發揮關鍵作用，為決策提供依據。泰瑞達（Teradyne）的Archimedes 分析解決方案，可協助提供寶貴的數據，用於在晶片製造流程的各個階段調整測試策略。
Teradyne Archimedes 分析解決方案將資料分析、人工智慧及機器學習等技術整合至您的測試解決方案中，可提供安全的即時資料流，且對測試時間的影響近乎為零，從而提升良率、改善品質並減少測試機的停機時間。
這是一個開放的開發環境，同時支援開箱即用的解決方案與客製化方案，確保能針對 2.5D/3D 封裝裝置獲得深入的洞察。我們與頂尖分析服務供應商的緊密整合，確保您能選擇最適合的解決方案，以實現您在先進裝置領域的目標。
架起從設計到測試的橋樑
在採用微晶片（chiplets）的背景下，降低瑕疵漏檢率並非唯一考量，良率同樣必須納入考量。為了提升良率，彌合設計與測試之間的鴻溝是提高工程效率的關鍵。 新的工作流程要求設計、製造和測試工程團隊無縫協作，以加速裝置開發並累積經驗。不僅需要在 ATE 和 SLT 測試系統上啟用 EDA 和 JTAG 工具，若能具備一套共通的函式庫和除錯工具，更能讓設計與 DFT 工程師無縫協作，共享關鍵洞見，加速矽晶片開發，並縮短學習曲線。
泰瑞達（Teradyne）的 PortBridge是一套通用工具組，旨在彌合設計與測試之間的鴻溝，並可在製造流程的任何階段部署，以識別、實施及驗證提升良率的機會，包括：
- 系統層級測試中的故障除錯
- 理解最終測試插入階段的故障
- 在晶圓檢測過程中提升測試覆蓋率，以減少瑕疵漏檢
- 找出生產流程中的低效環節，以提升產品品質、減少瑕疵並提高良率
PortBridge 與泰瑞達的 UltraFLEXplus 及UltraFLEX 測試機 ，並提供：
- 針對當今常用及未來所需的通訊協定裝置所提供的協定函式庫。可直接應用於量產階段。
- 「遠端連線」功能內建支援，可將 EDA 工具及自訂測試平台環境遠端連線至 ATE。讓合適的人員使用他們熟悉的工具與環境來處理問題。
- 設計檔案支援功能，可支援標準設計格式（如 SVF）或自訂格式，從而省去耗時且易導致重要資訊遺失的轉換步驟
- 主機除錯工具，提供開箱即用的、針對特定通訊協定的工具，以便在開發和除錯測試程式時，能精確呈現所需的詳細資訊
- 生產環境支援：從除錯到生產環境皆可使用相同的協定函式庫，有助於關聯分析、減少整體工作量，並在最佳測試時間內提供故障分析。
透過 PortBridge，憑藉其針對平台與軟體進行優化的解決方案，除錯時間從數月縮短至數日。
雖然 2.5D/3D 封裝技術為延續下一代摩爾定律提供了途徑，但快速識別缺陷並迅速實施優化措施，才是實現具成本效益的大規模量產的關鍵。建立一套完善的測試流程，透過將測試時機向左或向右調整以降低缺陷漏檢率，進而降低製造過程中的報廢成本，是降低這些元件整體製造成本的一項策略。 這種靈活性，加上設計與測試工程領域能力的整合，將有助於快速識別、除錯並消除故障，同時實現最佳的品質成本效益。雖然每位利害關係人都必須盡己所能以提升效率，但所有關鍵利害關係人乃至整個產業間的協作，才是實現最高營運效率的關鍵所在。
歡迎聯絡我們，進一步了解泰瑞達的解決方案，助您實現最佳的測試流程。
張飛是泰瑞達（Teradyne）半導體測試事業部亞洲區複合式 SOC 業務部門的總經理，主要負責推動運算、汽車及無線領域的前沿解決方案。張飛在半導體產業擁有超過 17 年的資歷。加入泰瑞達之前，他曾在愛德萬測試（Advantest）和科胡（Cohu）擔任應用工程、銷售及行銷等職務。張飛持有東南大學電路與系統及資訊工程學士與碩士學位。