半導體裝置持續取得進展，帶動技術與創新的飛躍，例如我們今日所見的應用，涵蓋資料中心的 AI 高性能運算、邊緣 AI 裝置、電動車、自動駕駛、智慧型手機等領域。 近期技術創新包括埃級半導體製程節點、高頻寬記憶體、先進的 2.5D/3D 異質整合封裝、微晶片（chiplets）以及晶片對晶片互連技術等。此外，採用共封裝光學（CPO）形式結構的矽光子學，有望成為高效能運算應用中高速資料通訊領域的關鍵使能技術。
什麼是 CPO？
CPO 是一種封裝創新技術，將矽光子學晶片與資料中心交換機或 GPU 運算裝置整合於單一基板上（見圖 1）。此技術旨在滿足人工智慧資料中心應用對互連技術日益增長的需求，包括更高的頻寬與速度、低延遲、更低的功耗，以及更佳的資料傳輸效率。
圖 1 共封裝光學元件（來源：博通）
要理解 CPO，我們首先需要了解其組成技術。其中一項對 CPO 至關重要的技術便是矽光子學。矽光子學為將高速光學功能直接整合至矽晶片提供了基礎技術。CMOS 代工廠已基於矽半導體技術開發出先進製程，使矽晶圓上能夠實現光子功能。 CPO採用異質整合封裝（HIP）技術，將這些矽光子學晶片直接與電子晶片（例如AI加速器晶片或交換器ASIC）整合於單一基板或封裝上。矽光子學與HIP技術相結合，共同打造出CPO產品。因此，CPO是矽光子學、ASIC以及先進異質封裝能力供應鏈的融合體。
如前所述，CPO 為運算前沿帶來了高速、高頻寬、低延遲且低功耗的光子互連技術。 此外，光子學元件在長距離傳輸時幾乎無損耗，這使得一台 AI 加速器能夠與數百公尺外的另一台 AI 加速器共享工作負載，同時作為單一運算資源運作。這種高速且長距離的 CPO 互連架構有望重塑資料中心的架構，這項關鍵創新將為未來的 AI 應用開啟新局面。
截至 2025 年，早期 CPO 原型機正在開發中，其將光子學「引擎」與交換器或 GPU ASIC 整合於單一基板上，而非採用先進的異質封裝技術進行整合。 在此語境下，「光學引擎」指的是將矽光子學晶片與其他獨立元件及光纖連接器封裝在一起；而「CPO」則指將多個光學引擎與交換器或 GPU ASIC 組裝在同一基板上。
如何縮短 CPO 的上市時間？
CPO 的數據通訊市場所帶來的商機規模，比矽光子學製造供應鏈過往慣常處理的業務（例如電信和生物科技領域中多樣化、小批量的產品與應用）高出約兩個數量級。若要成功在如此大規模下實現 CPO，必須在以下三個方面取得進展：
- 矽光子學的供應鏈需要在晶圓和光引擎層面提升產能並實現高良率。
- 新的異質整合封裝概念，需要透過外包服務供應商（OSAT）及合約製造商來驗證其在共封裝光學元件上的可行性。
- 由於當前的矽光子學測試流程高度依賴人工操作，且無法滿足大規模量產的需求，因此亟需開發並驗證新的大規模測試技術。
CPO 技術目前尚未成熟，也未達大規模量產階段，但測試設備供應商與元件供應商仍需為其問世做好準備，因為無論是在晶圓、封裝或系統層面，這項技術都將直接影響自動測試設備的測試需求。 投資光子學測試能力對於開發混合測試系統至關重要，此類系統不僅能跟上光子學的快速發展，還能同時處理電訊號與光訊號。CPO 測試需要主動式熱管理、高功率處理、大型封裝處理、客製化光子學處理與對準、高速數位訊號、寬頻光子訊號，以及高頻射頻訊號測試。
此外，從晶圓到最終封裝測試的過程中，存在多個測試插入點，這些環節均需針對測試覆蓋率、測試時間及成本進行優化（參見圖 2）。為優化各測試插入點的覆蓋率，必須具備專業知識與實務經驗，以避免在營運支出與資本設備方面產生過高的產品製造成本。
圖 2：矽光子學晶圓至 CPO 的測試插接
CPO 測試的挑戰
由於涉及多樣化的製程與材料（涵蓋電學與光子學領域），測試 CPO 裝置面臨著獨特的挑戰。其中一項獨特挑戰在於，要確保測試結果可靠，必須以極高精度對準光學元件，而這本身就具有高度複雜性。光學訊號對對準的微小偏差極為敏感，這與傳統電訊號截然不同——後者的連接公差通常較為寬鬆。 CPO 技術將光子學與高數位內容運算裝置整合，其複雜性要求必須精確定位雷射器、光波導及光電偵測器。即使是最微小的對準偏差，也可能導致訊號劣化、功率損失或測量不準確，進而使測試流程更加複雜。隨著這項技術的進步，自動化測試設備也必須不斷進化，以滿足光子學與光電整合所提出的精確要求。
除了所需的精度之外，CPO 所涉及的材料與製程也會引入變異性。 當來自不同供應商的多個光學微晶片（每個可能採用不同的材料或設計）被封裝到單一基板上時，要維持這些異質元件之間的對準，難度會呈指數級增加。每個光學微晶片可能具有其獨特的光學特性，這意味著測試設備必須能夠處理各種光學對準需求，同時不影響訊號傳輸或接收的準確性。這使得市場對自動化測試設備的需求日益增加，要求其能夠適應並在各種材料與光學設計中提供始終如一且可靠的測量結果。
實現精準對準的耗時特性，也為大規模半導體測試環境帶來了顯著的瓶頸。 光學元件的對準工作通常需透過人工或半自動化流程進行，這會延長測試週期，進而對生產環境的產能與效率造成負面影響。為減輕這些延遲，自動測試設備供應商必須投資於先進的光子學測試技術，例如能同時且高效處理電訊號與光訊號的混合系統。這些系統還必須整合更快、更可靠的對準技術，並可能運用人工智慧驅動的校準與自適應演算法，以實現即時調整。
Test 滿足 CPO 的高風險需求
隨著業界推動支援最新通訊協定的更高速資料互連技術——例如 PCIe 5.0/6.0/7.0 以及 400G/800G/1.6T b/s 以太網等，乃至更先進的技術——資料中心的可靠性與效能面臨著極高的考驗。 數據互連中的任何故障或效能不佳，都可能導致嚴重的停機時間與效能瓶頸。因此，業界愈發重視提升測試覆蓋率，以在元件部署至資料中心之前，即能識別並解決潛在問題。基於此，半導體測試產業必須提供全面的測試解決方案，涵蓋元件效能的所有面向，包括在各種運作條件下的訊號完整性、熱行為及功耗表現。
歸根結底，業界向 CPO 轉型的趨勢將要求測試方法與設備進行轉型，其中特別需要重視從晶圓到 CPO 封裝的每個測試環節中精準的光學對準。投資先進光子學測試系統的半導體測試領導者，將更能應對這項新興技術的複雜性，確保他們既能跟上技術的快速發展，又能滿足日益增長的市場需求。
泰瑞達（Teradyne）始終站在這些創新的最前沿，不僅預見新興技術的發展趨勢，更採取主動策略，針對半導體封裝與材料領域的最新進展，開發靈活且高效的自動測試設備解決方案。
Jeorge S. Hurtarte 博士目前擔任泰瑞達（Teradyne）半導體測試部門的系統單晶片（SoC）產品策略資深總監。Jeorge 曾在泰瑞達、Lam Research、LitePoint、TranSwitch 及 Rockwell Semiconductors 擔任過各種技術、管理及高階主管職務。 Jeorge 現任北美 SEMI 諮詢委員會委員，並擔任 IEEE 異質整合路線圖（HIR）測試分會的聯合主席。 Jeorge 擁有電機工程博士學位，以及三個碩士學位（工商管理、電腦科學與電信工程）。他同時也是加州大學聖克魯茲分校與鳳凰城大學的客座教授，並合著有《理解無晶圓廠 IC 技術》一書。