人工智慧帶動 xPU 的需求 [1]、HBM、交換器及 CPO 的需求，但受限於光刻技術的極限，單晶片無法跟上發展步伐。因此，產業正轉向採用各類複雜封裝。這為測試工作帶來了新的挑戰。以下將探討測試供應商是如何應對這些挑戰的。
挑戰：從單片晶片到基於中介層的模組
隨著異質整合技術已臻成熟，並獲得不斷演進的標準支持，產業正處於技術轉折點：AI 加速器的主要限制已不再是電晶體微縮，而是整合策略與封裝層級的互連密度。 運算晶片、HBM 堆疊及 I/O 晶片皆組裝於矽中介層上，且越來越多地採用面板式結構。這使得諸如光罩限制（最大尺寸 26mm × 33mm）、微凸點間距、TSV 佈線以及晶片對晶片介面等新的物理現實成為關注焦點。
我們必須正視光刻技術極限所帶來的影響——這些極限決定了在特定晶片尺寸內能容納多少元件——尤其當其與上述物理現實相結合時。其結果是，為了打造更複雜的系統，必須採用基於 2.5/3D 整合封裝的多晶片設計。關鍵的測試因素根植於幾何結構、間距及互連密度——這些變數會直接影響探針測試、存取及測試覆蓋率。
當今產業趨勢是整合多個小晶片（chiplets）與多個晶粒（dies）。這些元件要麼像 HBM 那樣層疊堆疊，要麼並排佈置在用作互連層的矽中介層（silicon interposer）上。接著，這些元件會被整合到封裝基板上，再進一步整合到電路板上。這種複雜性帶來了新的測試挑戰。 一旦多個高價值晶粒組裝在中介層上，封裝架構本身便開始決定驗證必須在何處以及如何進行。泰瑞達（Teradyne）將此視為未來十年具有成長潛力的趨勢，並透過推出新的測試解決方案來因應。例如，請參閱泰瑞達最近的新聞稿，其中泰瑞達的UltraFLEXplus 與 TEL 的 Prexa SDP 探針機搭配使用，用於單顆元件的探測。
「一切皆可正常運作」：經濟上的必然趨勢
高價值的人工智慧加速器企業會根據經濟驅動因素，調整測試策略與測試介入步驟。隨著資料中心 GPU 的平均售價預計在 2030 年前攀升至約 28,000 美元 [2]，高昂的報廢成本意味著單晶片測試、堆疊驗證以及中介模組驗證已非可有可無的環節。運算與網路設備必須經過測試，而測試覆蓋率則直接關乎良率與品質保障。
在系統層級，複雜度正急速攀升。單一 AI 資料中心機架可整合數百顆 GPU、數千個記憶體裝置以及多個高速交換器，所有元件皆透過高密度基於小晶片（chiplet）的架構相互連接。每顆 GPU 本身已不再是單一的單晶片裝置，而是由運算晶片、堆疊式 HBM、high-speed I/O甚至光子互連所組成的異質組件，形成數千個互連點。
這種複雜性因整合共封裝光學元件（CPO）而進一步加劇，其中光學引擎（通常以每個系統數十個的陣列形式部署）與運算晶片並置，以實現高頻寬、低功耗的資料傳輸。由於這些光學引擎是結合電子與光子元件的多晶片子系統，因此在整合前必須驗證其為「已知良品」的光學引擎。 單一瑕疵元件便可能危及整個系統。其根本目標在於支持向「全系統皆為已知良品」的轉型，透過量測技術、自動測試設備（ATE）及系統級測試（SLT）的結合，共同形成分層式品質策略。
舉例來說，透過在早期階段（鍵合前與組裝中期）識別物理缺陷，量測技術[3]有助於防止有瑕疵的元件被整合到昂貴的多晶片封裝中——若在該階段發生故障，所造成的損失將遠為慘重。因此，隨著先進封裝技術的發展，量測技術的角色正不斷擴大，已成為提升良率、降低風險，並促成更有效下游測試策略的關鍵步驟。
量測技術著重於物理完整性與驗證：結構是否建構正確？它會測量尺寸、翹曲、對準狀況以及互連品質（例如：微凸點、垂直貫穿孔、間距），並常透過光學或 X 光檢測，在組裝步驟進行中及結束後立即偵測缺陷。此過程發生在鍵合前及製程中段，即全面電氣驗證之前。 相較之下，自動測試設備（ATE）則在元件或模組層級驗證電氣與光學功能及性能，確保晶片或封裝的運作符合預期。隨後，系統級測試（SLT）會在真實或近真實的運作環境中驗證元件，以偵測僅在系統條件下（即「任務模式」）才會出現的問題，並驗證元件在整體系統中的運作狀況。
圖 1：全面品質保證（Known-Good Everything）——量測、自動測試設備（ATE）及半導體測試線（SLT）共同構成分層式品質策略。來源：泰瑞達（Teradyne）。
模組級探針：結構上的轉變
在基板黏合前對基於中介層的大型模組進行測試，具有實際的實務影響。這包括機械尺寸、電流輸送、功耗、接觸完整性、探針施力，以及探針處的熱機械翹曲穩定性。總體而言，測試的晶片數量越多，功耗就越高（可達數千瓦）。
複雜度的增加與晶片數量的增多，也帶來了潛在的新缺陷來源。自動測試設備（ATE）的測試架構必須在所有元件組裝至中介層（interposer）及最終封裝基板之前，驗證微晶片堆疊、多組 HBM、微凸點、C4 凸點以及互連結構的組裝完整性。
圖 2：CoW 模組內部。一個部分組裝完成的多晶片系統，在基板黏合前於中介層晶圓上進行測試。來源：Teradyne
CoW 模組的測試引入了一種根本上全新的測試挑戰，因為被測裝置不再是單一晶片，而是在矽中介層上部分組裝完成的多晶片系統。 在此階段，電氣連接通常僅限於 C4 凸點介面，因此必須在基板黏合前，採用探針式方法進行測試，而非傳統的封裝測試。這些 CoW 模組的尺寸遠大於受光罩限制的晶粒——邊長往往超過100mm²、150mm² 甚至更大——這對探針機械結構、接觸均勻性及測試單元架構提出了新的要求。
探針介面還必須支援大電流傳輸、嚴密的熱控，以及橫跨數千條細間距互連的高速訊號完整性。 為確保 CoW 模組的品質可靠，必須驗證小晶片互連、微凸點與 C4 接點的完整性，以及中介層的連通性——這促使業界需要新的探針台設計、先進的 DFT 策略（例如IEEE 1838），並加強機械、熱、電與光學測試領域之間的緊密耦合。
測試單元架構必須隨之調整——當今的晶圓探針已不適用，因此泰瑞達正與其開放生態系統供應商合作，以專業方式處理更大尺寸的封裝。與此同時，業界正將這些架構從基於晶圓的整合延伸至面板級格式，即「面板上晶片」（CoP）。 透過從 300mm 晶圓轉向約 310mm × 310mm 的面板尺寸，CoP 技術提升了空間利用率與製造效率，使大型異質設計的單模組成本得以降低。
然而，這種向 CoP 的轉變加劇了現有的測試挑戰。更大的外型尺寸提高了對處理、對位及探針可擴展性的要求，同時仍須維持多階段測試插接的相同需求。CoP 也為替代性中介層材料（包括玻璃和有機基板）的採用開啟了大門，進而在訊號完整性、熱行為及缺陷率方面引入了新的變數。
CoW 與 CoP 共同推動測試模式從以晶片為中心的模式轉向以模組為中心的模式，在此模式下，物理規模、互連密度及系統層級行為必須在流程的更早期階段進行驗證。
圖 3：按比例呈現的測試格式——從網格晶片到 CoW 模組再到 CoP 面板；單一探針區域僅涵蓋較大格式的部分範圍。資料來源：Teradyne。
細間距、混合鍵合與存取限制
隨著先進封裝技術引入新的測試插點，在存取能力與主動式熱管理（例如晶片級液冷及新型熱管理方案）方面，都面臨新的測試挑戰。此外，CPO 技術與光學元件整合（例如光纖對準）也帶來了進一步的挑戰。
在物理層面上，互連微縮趨勢日益嚴苛，凸點間距從數百微米縮減至 40–50 µm 的微凸點，某些情況下更朝向 10 µm 以下的混合鍵合技術發展。這不僅顯著提高了互連密度，同時也減少了可用的探針接觸面積，使得物理存取空間更加受限。單一封裝內的互連數量可能達到數萬甚至數十萬，這使得實現全面覆蓋的難度大幅增加。
這些限制因高速晶片對晶片介面（例如 UCIe）的興起而更加嚴峻，此類介面在短距離下運作且驅動強度較低，對訊號完整性與靜電效應十分敏感。因此，測試接點必須在物理上更接近被測裝置，藉此將寄生效應降至最低並維持訊號保真度。
因此，測試存取方法論需要針對探針架構、介面設計及可測試性（DFT）採取新方法，以確保能夠在所有插入點驅動並監測高速互連。
對泰瑞達而言，這直接意味著自動測試設備（ATE）與元件介面之間的整合將更加緊密。這反映出市場對更高頻寬、更低雜訊的訊號路徑、先進探針解決方案，以及能在日益微細的幾何結構下維持訊號完整性的測試單元架構的需求。
圖 4：隨著凸點間距從 C4 凸點縮小至混合鍵合技術，每個封裝內的互連數量已增至數十萬。資料來源：Teradyne；間距範圍依據 Yole Group（2025 年）資料。
整合密度驅動插片密度
總而言之，基板上的中介層（interposer）先進封裝技術可採用包含多個晶片的晶圓格式。最終，這些晶片會被分片並置於基板上。測試負責人必須能夠在各個層級進行測試，包括晶圓層級、分片後的晶粒、中介層晶圓上的 CoW 模組測試、分片後的 CoW 模組測試，以及最終組裝階段。
異質整合不僅會增加複雜性，更會重新分配必須確保品質的環節。測試插入架構必須隨著封裝架構一同演進，並在製程的每一步驟中偵測出故障。
[1]xPU 指的是一類運算裝置，例如 GPU、CPU、TSU、DPU、LPU 等。
[2]Yole Group，2025 年
[3]此處所指的「量測技術」可涵蓋任何檢測設備技術，例如 X 光、光學或 SAM。
Jeorge Hurtarte 博士目前擔任泰瑞達（Teradyne）運算測試部門的高級總監暨首席行銷策略師。Jeorge 曾於泰瑞達、Lam Research、LitePoint、TranSwitch 及 Rockwell Semiconductors 擔任過各類技術、管理及高階主管職務。Jeorge 現為 SEMI 北美分會諮詢委員會成員，並擔任 IEEE 異質整合路線圖（HIR）測試分會的共同主席。
Jeorge 擁有電機工程博士學位，以及三個碩士學位（工商管理碩士、電腦科學碩士及電信碩士）。他同時也是加州大學聖克魯茲分校與鳳凰城大學的客座教授，並合著有《理解無晶圓廠 IC 技術》一書。