초록

일부 칩, 특히 HPC, AI, ADAS와 같이 크고 복잡한 소자의 경우, 코어의 일부만 고장 나더라도 해당 소자는 ‘부분 양품(Partial Good)’으로 분류되며, 이는 여전히 사용 가능한 것으로 간주됨을 의미합니다. ATE 테스트에서는 어떤 코어가 고장 났는지에 따라 부분 양품 소자를 분류해야 합니다. 칩이 점점 더 복잡해지고 CP, FT, 3온도 테스트 등 추가적인 테스트 삽입 단계가 도입됨에 따라, ‘부분 정상(Partial Good)’ 상태를 판단하는 일은 점점 더 어려워지고 있습니다. 이 프레젠테이션에서는 AI 장치를 예로 들어, 여러 삽입 단계가 포함된 경우 ‘부분 정상’ 사례를 어떻게 처리해야 하는지 설명합니다. 또한 이 과정을 더 쉽고 효율적으로 만들기 위한 권장 코드 접근 방식도 소개합니다. 개발 과정에서 당사는 부분적 양품 상태를 판단하기 위해 각각 서로 다른 방법을 사용하는 세 가지 코드 모듈을 제작했습니다. 이 모듈에는 SSN 패턴, MBIST 패턴 및 IP 테스트가 포함됩니다. 이 프레젠테이션에서는 각 모듈에 대한 부분적 양품 로직을 설명하고 모범 사례를 개요합니다. 마지막으로, 부분적 양품 상태 분석을 지원하기 위해 데이터 로깅 형식을 추가하는 방법을 설명합니다.

직렬 주변기기 인터페이스(SPI)는 고속 직렬 데이터 전송에 널리 사용되는 통신 프로토콜입니다. 쿼드 SPI는 명령, 주소 및 데이터 단계에서 4개의 데이터 라인을 사용하여 기존 SPI를 개선함으로써, 더 넓은 데이터 전송을 가능하게 하고 처리량을 크게 향상시킵니다. 이러한 고급 프로토콜은 자동 테스트 장비(ATE)에 새로운 고려 사항을 제시하며, 특히 광범위한 디바이스 애플리케이션 전반에 걸쳐 타이밍 정확도, 벡터 복잡도 및 유연한 디버그 기능 관리에 있어 중요한 과제를 제기합니다. UltraFLEXplus 이러한 과제를 해결하기 위해 설계 및 테스트 워크플로우를 연결하는 데 중요한 역할을 합니다. 이 프레젠테이션은 설계 및 테스트 관점 모두에서 SPI 및 쿼드 SPI 기술에 대한 개요를 제공합니다. 여기에는 드라이버 설치, 포트 브리지 시트 생성, 핀 그룹 정의, XML 프로토콜 파일 로딩과 같은 주요 구성 및 통합 단계가 포함됩니다. 또한 XML 프로토콜 정의 파일의 구조와 목적에 대해 설명하고, 프로토콜 정의 편집기(Protocol Definition Editor)가 명령 형식과 프로토콜 프레임을 검증하는 방식에 대해서도 다룹니다. 정확하고 효율적인 테스트 실행을 보장하기 위한 트랜잭션 모니터링, 프로토콜 동작 분석, 데이터 무결성 검증 기법을 포함하여 Protocol Studio를 활용한 디버그 방법론을 시연합니다. 실제 프로젝트 구현 사례를 통해 UltraFLEX UltraFLEXplus 브리지 기능과 통합 디버그 기능이 생산 환경에서 테스트 시간을 단축하고 개발 효율성을 어떻게 향상시킬 수 있는지 보여줍니다.

이미지 센서 장치를 테스트하려면 캡처된 이미지 데이터를 픽셀 단위로 분석하여 합격 여부를 판단해야 합니다. 이미지 센서의 픽셀 수가 지속적으로 크게 증가함에 따라, 이러한 분석에는 훨씬 더 많은 연산 능력이 요구됩니다. 예를 들어, 몇 년 전만 해도 모바일 기기에는 일반적으로 8~12메가픽셀 센서가 탑재되었으나, 오늘날의 스마트폰은 대개 50메가픽셀을 초과하며, 가까운 미래에는 더 높은 해상도가 예상됩니다. 그 결과, 이미지 분석 시간은 픽셀 수에 비례하여 증가하며, 기존의 CPU 기반 솔루션으로는 테스트 시간이 4배 이상 늘어날 수 있습니다. 이러한 과제를 해결하기 위해 CPU와 GPU 리소스를 모두 활용하여 테스트 시간을 대폭 단축하는 이종 컴퓨팅 접근 방식이 도입되었습니다. 본 발표에서는 UltraFLEXplus IP750ExHD 플랫폼에서 이 접근 방식이 제공하는 성능상의 이점을 강조하며, 테스트 시간 단축 효과와 비용 영향에 대해 평가합니다. 또한 주요 구현 과제와 이를 극복하기 위해 개발된 솔루션에 대해서도 논의합니다.

최신 마이크로컨트롤러와 프로세서는 피시험 장치(DUT) 외부에서 분석해야 하는 데이터의 양을 줄이기 위해 새로운 테스트 중심 설계(DfT) 방법론을 지속적으로 도입하고 있습니다. 그러나 고장 분석의 경우, 양산 환경에서도 장치에서 더 많은 양의 데이터를 읽어올 필요가 점점 더 커지고 있습니다. UltraFLEXplus 같이 더 큰 캡처 메모리와 더 빠른 데이터 전송 인터페이스를 갖춘 최신 테스터는 다양한 사용 사례에 맞는 광범위한 캡처 솔루션을 지원합니다. 이러한 시스템은 간단한 레지스터 내용부터 대량의 스캔 출력, ADC에서 나오는 원시 혼합 신호 데이터에 이르기까지 다양한 유형의 데이터를 효율적으로 캡처할 수 있습니다. 많은 경우, 장치 데이터는 직렬 인터페이스 핀을 통해 전송되므로, 분석을 시작하기 전에 직렬-병렬 변환이 필요할 수 있습니다. 이 프레젠테이션에서는 UltraFLEXplus CMEM, HRAM, DSSC를 포함한 다양한 캡처 메모리 대한 개요를 제공합니다. 하드웨어적 차이점을 설명하고, 단일 핀 리드백에 대한 다양한 사용 메모리 각 메모리 효율성을 비교합니다. 또한 IG-XL의 .NET 환경에서 이러한 솔루션을 구현하는 방법을 보여주는 샘플 코드도 포함되어 있습니다. 마지막으로, 특정 사용 메모리 가장 적합한 캡처 메모리 선택하는 방법에 대한 지침을 제공합니다.

이 발표는 고속 인터페이스, 특히 PCIe를 통한 스캔 테스트를 검토함으로써 UltraPort-PCIe에 대한 기존 연구를 확장합니다. 먼저 GPIO 기반 스캔과 HSIO 스캔을 비교하며, PCIe IP, DMA 엔진 및 AXI 버스 아키텍처가 가능하게 한 개선 사항을 강조합니다. 이어서 광학 링크, 메모리 , 오류 처리 기능 등 고급 스캔 테스트에 사용되는 UltraPort의 기능을 살펴봅니다. 이러한 기능들은 대량의 패턴 실행을 지원하고, 불일치 현상에 대한 보다 효율적인 선별 처리를 가능하게 합니다. PCIe 및 HSIO를 통한 스캔(SCAN)을 위한 고수준 워크플로우와 HSIO 패턴 생성 프로세스를 통해 기능 검증 사례가 제시됩니다. 또한, 플랫폼 간 패턴 시각화 및 수정을 간소화하는 HSAT 패턴 디버그 도구와 .patsx와 같은 최신 파일 형식 지원 등 새로운 도구들에 대해서도 논의합니다. 이어서 고객사와 공동 개발한 FPGA 기반 DUT 프록시를 소개하며, 첨단 디바이스 테스트 환경에서 HSIO 기반 스캔의 확장성, 성능 및 실제 배포 시 고려 사항을 시연합니다. 마지막으로, DMA 엔진과 관련하여 고려해야 할 요소들을 제시하고, 최적의 성능과 향상된 유연성을 실현하는 시나리오를 보여줍니다.

UltraPort PCIe를 활용한 미션 모드 테스트는 자동화 테스트 장비(ATE)에서 직접 실제 애플리케이션 수준의 워크로드를 실행할 수 있게 하여, 구조적 또는 패턴 기반 테스트에만 의존하는 대신 최종 사용 기능에 대한 검증을 가능하게 합니다. 기존의 ATE 방식은 전체 시스템 동작을 재현하는 데 한계가 있어, 벤치 검증, 생산 테스트 및 시스템 수준 테스트 환경 간에 불일치가 발생합니다. 본 발표에서는 PCIe를 고속 통신 인터페이스로 활용하여 피시험 장치를 제어하고 ATE 환경 내에서 워크로드 기반 테스트를 수행함으로써 이러한 격차를 해소하는 방법론을 소개합니다. 시스템 관련 트래픽을 사용하여 장치와 실시간으로 상호작용할 수 있게 함으로써, 이 접근 방식은 기능적 성능과 시스템 동작에 대한 더 심층적인 가시성을 제공합니다. 이 솔루션은 기존 개발 및 검증 워크플로우의 재사용을 지원하여 벤치 테스트에서 양산 환경으로의 전환에 필요한 노력을 줄여줍니다. 또한 서로 다른 테스트 단계 간의 상관관계를 개선하여 보다 일관된 결과를 보장하고 문제 식별 속도를 높입니다. 실제 구현 사례를 통해 미션 모드 테스트가 복잡한 장치에 어떻게 적용될 수 있는지 보여주고, 워크플로우 효율성과 검증 일관성의 향상을 강조합니다. 전반적으로 이 접근 방식은 테스트 커버리지를 향상시키고, 개발 복잡성을 줄이며, 실리콘 검증에서 대량 생산으로의 전환 과정을 가속화하지만, 동시에 인터페이스 성능과 장치별 제약 사항에 대한 신중한 고려가 필요합니다.

고해상도 및 고주사율 디스플레이 요구 사항은 현대 모바일 기기, 자동차 디스플레이 및 임베디드 시스템에서 표준이 되었습니다. MIPI는 핀 수를 줄이고, 전력 소비를 낮추며, 성능을 향상시키기 위해 모바일 및 임베디드 애플리케이션을 위한 일련의 직렬 통신 인터페이스 표준을 개발했습니다. DSI D-PHY는 MIPI Alliance에서 정의한 디스플레이 모듈용 고속 직렬 인터페이스 프로토콜로, D-PHY 물리 계층에서 작동합니다. PRBS 테스트는 신호 무결성을 평가하는 데 사용되는 물리 계층 검증 방법으로, 특히 고속 모드의 차동 데이터 채널에 적용됩니다. 이 프레젠테이션에서는 UltraFLEX 활용하여 DSI D-PHY의 클럭 위상을 동기화하고 PRBS 데이터 스트림을 캡처하는 테스트 방법을 소개하며, 이러한 접근 방식이 고속 디스플레이 인터페이스의 신뢰성 있는 검증을 어떻게 지원하는지 시연합니다.

이 프레젠테이션에서는 UltraFLEXplus 테스터-비교(tester-compare)를 구현하는 데 중점을 두고, Tessent Stream Scanning Network(SSN)의 적용 사례를 살펴봅니다. 또한 불량 코어를 식별하는 방법, 매핑 데이터를 해석하는 방법, IG-XL 내장 기능을 사용하여 불량 결과를 처리하는 방법 등을 포함하여 테스터-비교 테스트 흐름을 개괄적으로 설명합니다. 기존 프로젝트 경험을 바탕으로, Test Insight 도구를 사용하여 STIL 파일을 IG-XL ATP 파일로 변환하는 방법과 SSN 테스트 중 흔히 발생하는 디버깅 문제점들에 대해서도 다룹니다. 이러한 문제들은 SSN에만 국한되지 않고 일반적인 ATPG 워크플로우 전반에 적용되는 사항입니다. 또한, SSN I/O 타이밍을 조정해야 하는 필요성을 설명하고, 필요한 데이터를 수집한 후 수행하는 대략적 탐색(rough search), I/O 타이밍 최적화, 선형 피팅(linear fitting)과 같은 방법에 대한 개요를 제공합니다. 마지막으로, 텍스트 및 STDF 레코드 형식을 모두 포함하는 SSN에 사용되는 불량 로깅 방식을 설명하고, 두 형식의 성능을 비교합니다.

이 발표에서는 내장형 열 트랜지스터를 활용한 ADAS 제품용 온도 보정 솔루션을 소개합니다. 자동차용 IC의 인증을 위한 기준 온도를 규정하는 AEC-Q100과 같은 표준에서 명시하고 있듯이, 정확한 시험 온도는 ATE 테스트 전반에 걸쳐 자동차용 장치에 있어 매우 중요한 매개변수입니다. 그러나 웨이퍼 테스트의 물리적 제약으로 인해 CP 환경에서 고정밀 온도 측정은 여전히 어려운 과제입니다. 이러한 문제를 해결하기 위해, 제안된 방법은 온칩 트랜지스터와 로드 보드 온도 센서를 결합하여 보다 정밀한 열 모니터링을 실현합니다. 고정된 테스트 조건 하에서 이 방법을 통해 개별 다이 전반에 걸친 온도 변화를 특성화할 수 있어, 측정 정확도를 향상시키고 생산 수율 증대에 기여합니다.

이 발표는 대규모 SoC 테스트 및 검증에 있어 효율적이고 정확한 온칩 IR(전압 강하) 모니터링을 구현하는 데 있어 오랫동안 제기되어 온 과제를 다룹니다. 기존의 접근 방식은 IR 모니터링을 위해 아날로그 신호를 디지털화할 때 온칩 아날로그-디지털 변환기(ADC)에 의존하는 경우가 많지만, 이러한 방법은 상당한 면적 오버헤드를 유발하고 소프트웨어 처리의 복잡성을 증가시킬 수 있습니다. 제안된 솔루션은 혁신적인 디지털 전압 센서(DVSG)를 사용하여 기존의 ADC 기반 모니터링을 디지털 회로 구현으로 대체함으로써, 대량 생산에 적합하면서도 더 빠른 온칩 IR 감지 및 대응을 가능하게 합니다. ATE 테스트 방법론은 IR 특성 분석, 데이터 처리 및 DVSG 기반 IR 모니터링에 이르는 폐쇄 루프 흐름을 구축합니다. 다중 센서는 장치 설계 단계에서 서로 다른 전원 도메인에 분산 배치됩니다. DVSG는 데이터 경로, 런치 클럭 경로 및 캡처 클럭 경로를 조정하여 경로 지연을 구성함으로써 IR 동작을 모니터링합니다. 비정상적인 동작이 감지되면 비교 실패(CFAIL) 플래그가 설정됩니다. 특성 분석 과정에서 ATE는 전원 도메인 전압과 지연 구성을 스윕하고, CFAIL 결과를 기록하며, 동일한 구성에서 서로 다른 결과를 생성하는 인접한 전압을 찾아 경고 임계값을 식별합니다. 그런 다음 해당 구성 “기어” 선택 사항과 경고 전압을 캡처합니다. 다양한 조건에서 이 과정을 반복하면 최적화된 기어 구성 및 임계 전압 세트가 도출되며, 이를 활용하여 IR 모니터링을 위한 양산용 ATE 패턴을 생성합니다. 모니터링 과정에서 테스트 패턴은 대표적인 프로세서 워크로드를 실행하고 CFAIL 결과를 다시 읽어와 IR의 영향을 정밀하게 평가할 수 있게 합니다. 또한 대규모 시스템 테스트를 통한 일관성 검증을 통해 정확성과 실제 적용 효과를 검증합니다. 검증 결과에 따르면, DVSG 기반 ATE 솔루션은 5 mV의 IR 모니터링 정확도를 달성하는 동시에 소프트웨어 처리 복잡성을 줄이고 테스트 효율성을 향상시키는 것으로 나타났습니다. 또한, 디지털 IP 면적이 유사한 아날로그 구현 대비 약 50분의 1 수준이므로, 동일한 면적 내에 더 많은 센서를 통합할 수 있어 고성능, 저전력 SoC 설계를 지원하기 위한 더 강력한 커버리지를 제공합니다.

제로 디펙트(Zero Defect, ZD)는 더 이상 단순한 목표가 아니라, AEC-Q100 표준에 따른 자동차용 디바이스의 계약상 필수 요건입니다. L2+ 및 L3 자율주행 기술의 도입이 증가함에 따라, ADAS 디바이스는 고전압 스트레스 테스트 메모리 유지력 테스트와 같은 ZD 선별 테스트를 웨이퍼 레벨 칩 프로브 테스트로 전환하여, 후속 공정에서의 불량률을 백만 분의 일(ppm) 수준으로 낮춰야 합니다. 현재 ADAS 디바이스는 수천 개의 핀, 높은 전력 소비, 증가한 전류 수요, 멀티코어 아키텍처, 그리고 다양한 등급의 비닝(binning) 요구 사항을 특징으로 합니다. 이러한 요인들로 인해 칩 프로브 단계에서의 ZD 선별 테스트는 특히 까다로운 과제가 되고 있습니다. 이 프레젠테이션에서는 ATE를 활용한 주요 ZD 테스트 방법을 소개하며, 특히 고전압 스트레스 테스트(특히 동적 전압 스트레스) 메모리 유지 테스트에 중점을 둡니다. 이 발표에서는 UltraFLEXplus 활용한 이러한 테스트의 구현 방법을 상세히 설명합니다. 여기서 동적 전압 스트레스 테스트는 매우 높은 전압과 전류에서 수행되는 반면, 메모리 유지력 테스트는 특성 분석을 통해 결정된 낮은 전압에서 수행됩니다. 메모리 유지력 테스트 중 프로브 카드 니들을 보호하고 다양한 등급 분류 요구 사항을 관리하기 위한 모범 사례를 강조하여, 신뢰성 있고 효율적인 구현을 위한 지침을 제공합니다.

반도체 소자의 진화는 디지털 테스트 방법론에 계속해서 중대한 변화를 가져오고 있습니다. 차세대 소자가 확대된 테스트 커버리지와 새롭게 등장하는 결함 모델을 지원하기 위해 더 큰 용량을 요구함에 따라, 메모리 증가는 주요 트렌드로 부상했습니다. 전자 설계 자동화(EDA) 메모리 관리하기 위한 기술을 지속적으로 도입하고 있지만, 이러한 솔루션들은 해당 추세를 근절하기보다는 주로 그 속도를 늦추는 데 그치고 있습니다. 양산 및 특성 분석 워크플로우 모두에서 테스트는 일반적으로 추가 최적화가 적용되기 전에 사용 가능한 최대 테스터 리소스를 활용하여 시작됩니다. 새로운 스캔 요구사항은 테스트 아키텍처를 재편하고 있으며, SSN 및 스캔 패브릭 통합, 코어 식별, 핀 및 체인 할당 분리 등의 기능을 도입하고 있습니다. 동시에, 성능 요구 사항을 충족하기 위해 더 높은 데이터 전송 속도가 필수적이 되고 있습니다. UP5000-EM은 UP2200+에 비해 메모리 대폭 늘렸으며, 싱글 엔디드 및 차동 신호 모두에서 최대 5 Gbps의 데이터 전송 속도를 지원합니다. 대규모 디지털 및 AI 디바이스의 등장으로 인해 향상된 유연성, 정밀도 개선, 테스트 비용 절감에 대한 필요성이 더욱 커지고 있습니다. 기존 프로그램의 원활한 전환을 보장하기 위해서는 UP2200+와의 호환성 유지가 여전히 중요한 요건입니다. 이러한 추세들은 디지털 테스트의 복잡성이 증가함에 따라 확장 가능하고 고성능인 솔루션의 필요성을 강조합니다. 본 프레젠테이션에서는 UP5500-EM의 새로운 기능과, 이 제품이 디지털 테스트 환경에서 진화하는 요구 사항을 어떻게 해결하는지에 대한 개요를 제공합니다.

하이퍼스케일 데이터 센터에서 AI 워크로드가 급속히 증가함에 따라, 새롭게 등장하는 산업 표준에 부합하는 초고속 상호 연결에 대한 철저한 검증의 필요성이 대두되고 있습니다. UltraFLEXplus 시스템용 차세대 물리 계층 ATE 장비인 UltraPHY224G는 차세대 아키텍처에 필수적인 224G 직렬 링크의 포괄적인 특성 분석을 가능하게 합니다. 이 장비는 120 GBaud BERT 송신기 및 수신기와 70 GHz 등가시간 오실로스코프를 통합하여 광범위한 측정 요구 사항을 지원합니다. 이 플랫폼은 NRZ 및 PAM4 신호 방식을 모두 지원하며, 정밀한 신호 무결성 분석을 위한 CTLE, FFE, DFE와 같은 고급 DSP 기능을 포함하고 있습니다. 이 프레젠테이션에서는 OIF CEI-224G, 800G 이더넷용 IEEE 802.3df, PCIe Gen6 등 주요 산업 표준에 대한 적합성 및 성능 검증에서 UltraPHY224G가 수행하는 역할을 중점적으로 다룹니다. 선별된 사용 사례를 통해 이 플랫폼이 AI 기반 데이터 센터 환경에서 고대역폭 상호 연결의 링크 신뢰성 검증, 오류 성능 최적화, 그리고 도입 가속화를 어떻게 지원하는지 시연합니다. UltraPHY224G는 8개의 BERT 송신 채널, 8개의 BERT 수신 채널, 8개의 오실로스코프 수신 채널을 통합하며, 최대 224 Gbps의 데이터 속도를 지원합니다. 송신기에는 정밀한 이퀄라이제이션을 위한 멀티탭 FFE가 포함되어 있으며, 수신기에는 DFE, 반사 취소, 대역폭 확장 필터와 함께 내장형 클럭 데이터 복구 기능이 탑재되어 있습니다. 통합 오실로스코프를 통해 고급 아이(eye) 분석, NRZ 지터 분해, 상대 레벨 마진 및 분산 지표와 같은 PAM4 전용 측정이 가능합니다. 지원되는 테스트 패턴에는 PRBS, 스트레스 패턴, 구형파 등이 포함되어 있어 다양한 표준에 걸친 적합성 테스트가 가능합니다. 이러한 기능을 통해 엔지니어들은 신호 무결성을 검증하고, BER 목표를 달성하며, 차세대 고속 칩 간 인터페이스의 성능 요구 사항을 검증할 수 있습니다.

UltraFLEXplus DCVS 계측기는 프로그래밍 가능한 슬루 레이트 제어 기능을 UltraFLEXplus , 이 기능은 현재 UVS64 및 UVS256용 IG-XL 버전 11.0과 HP 버전 11.10에서 사용할 수 있습니다. 이 기능은 레벨 시트뿐만 아니라 VBT 및 C#을 사용하여 코드 내에서 직접 구성할 수도 있습니다. 슬루 레이트를 제어함으로써 사용자는 전압 상승 및 하강 시간을 관리하고, 전원 전환 시 오버슈트 및 언더슈트를 줄일 수 있습니다. 이 기능은 파워온 리셋(power-on reset) 및 브라운아웃(brownout) 상태를 포함하여 전원 공급 핀의 전압 임계값 검색과 같은 애플리케이션에 특히 유용합니다. 또한 이 기능을 통해 두 레일 간의 정의된 전압 차이를 유지하거나, 별도의 DC 스테핑 없이도 전원 켜기 및 끄기 시퀀스 전반에 걸쳐 한 전원 공급 장치가 다른 전원 공급 장치보다 높은 전압을 유지하도록 하는 등, DUT 전원 공급 장치 간의 전압 관계를 정밀하게 제어할 수 있습니다. 이 프레젠테이션에서는 레벨 시트와 코드 모두에서 슬루 레이트 제어를 구성하는 방법을 설명하고, 잠재적인 함정을 강조하며, 이를 피하는 방법에 대한 지침을 제공합니다. 또한 주요 동작과 모범 사례를 설명하기 위해 캡처된 파형이 포함된 실제 예시도 포함되어 있습니다.

HP UltraFLEXplus 위해 설계된 고출력 DCVSHP , 기존 UVS64 아키텍처를 기반으로 하면서 성능과 기능 면에서 상당한 향상을 이루었습니다. 이 계측기는 UVS64와 동일한 채널 밀도와 채널 병합 유연성을 유지하면서, 더욱 까다로운 전력 애플리케이션을 지원할 수 있도록 기능을 확장했습니다. 이 프레젠테이션에서는HP 주요 개선 사항에 대한 상세한 개요를 제공합니다. 특히, 이전 세대의 채널당 5 A에 비해 채널당 최대 20 A로 향상된 전류 처리 능력과, 전압 및 전류 측정 및 캡처를 위한 1.2 Msps의 더 높은 샘플링 속도를 강조합니다. 또한, 최대 125 Msps의 속도로 파형을 캡처할 수 있는 고속 전압계를 소개하여 보다 상세한 신호 분석이 가능하도록 합니다. 성능 향상 외에도,HP 전압 및 전류의 동시 측정 및 캡처를HP 뿐만 아니라, 병합된 채널 그룹 내의 여러 센스 라인에 대한 동시 모니터링도 지원합니다. 또한, 레귤레이션 피드백을 위한 센스 라인의 유연한 선택을 지원하여, 더 정밀한 켈빈(Kelvin) 기반 측정 및 제어가 가능합니다. 이 계측기는 아날로그 전류 모니터링 출력, 디지털 경고 신호, 셧다운 제어를 위한 오류 입력, 경보 신호 기능 등을 포함하여 향상된 시스템 가시성 및 보호 기능을 제공하는 지능형 전력 인터페이스(Intelligent Power Interface)를 도입했습니다. 이러한 개선 사항은 고전력 테스트 환경에서 시스템 안전성, 제어 및 진단 능력을 향상시킵니다. 전반적으로HP 확장된 전력 처리 능력, 향상된 측정 정밀도 및 첨단 시스템 통합 기능을HP UltraFLEXplus 고전류 애플리케이션에 대한 보다 효율적이고 정확한 테스트를 가능하게 합니다.

테스트 프로그램 개발 일정이 점점 더 단축되면서, 중대한 문제를 파악하고 해결할 수 있는 시간이 제한되고 있습니다. 가장 많은 시간을 소모하는 과제 중 메모리 , 이를 효과적으로 해결하지 못하면 시스템 성능과 안정성에 영향을 미칠 수 있습니다. 근본 원인을 파악하려면 적절한 도구, 목표에 맞춘 데이터 수집, 그리고 체계적인 조사 프로세스가 필요합니다. 이 발표에서는 실제 사례를 메모리 문제를 탐지, 측정 및 해결하는 방법을 시연합니다. 메모리 무엇인지 설명하고, 메모리 정확하게 측정하는 방법을 개괄하며, 근본 원인을 파악하기 위한 체계적인 접근 방식을 제시합니다. Quality Monitor, Oasis, Excel 기반 스크립팅과 같은 고급 도구를 활용하여 문제 영역을 격리하고 수정 조치를 검증하는 단계별 조사 방법론을 소개합니다. 이 논의는 엔지니어들이 문제를 더 효율적으로 진단하고, 디버깅 시간을 단축하며, 효과적인 수정 조치를 구현할 수 있도록 돕는 실용적인 전략에 중점을 둡니다. 전반적으로, 이 접근 방식 메모리 문제를 식별하고 해결하기 위한 반복 가능한 프레임워크를 제공하여, 팀이 프로그램 안정성을 개선하고 촉박한 개발 일정을 준수할 수 있도록 지원합니다.

UltraPort-PCIe6는 UltraPort-PCIe 플랫폼을 기반으로 UltraFLEXplus PCIe Gen6 기능을 도입하여, 더 높은 데이터 전송 속도에서 PCIe를 통한 스캔 및 미션 모드 테스트를 모두 가능하게 합니다. 이 장비는 디바이스 인터페이스 근처에서 신호 리타이밍을 수행하는 ‘비슬롯(Non-Slot) 계측기’ 설계를 적용하여 재설계되었으며, 이를 통해 통합 PPMU 기능을 유지하면서 피시험 장치(DUT)에 최대 64 Gbps PAM4 신호를 전달할 수 있습니다. 본 발표에서는 새로운 아키텍처와 이것이 테스트 성능 및 설계 효율성에 미치는 영향을 설명합니다. ‘Non-Slot Instrument’ 접근 방식은 PCIe Gen6까지의 실속도 루프백을 가능하게 하여 PHY 수준 테스트 커버리지를 향상시키는 동시에, 고속 스위칭 부품의 필요성을 제거함으로써 DIB 설계를 간소화합니다. 새로운 DIB 블록 설계는 기존 UltraPort-PCIe 인터페이스와의 호환성을 유지하면서, PCIe 애드인 카드(Add-In Card) 규격 준수 장치를 더 잘 지원하기 위해 추가 보조 신호를 도입합니다. 또한 이 플랫폼에는 메모리 증설되고 차세대 PCIe Gen 5 CPU가 메모리 업그레이드된 서버 아키텍처가 포함되어 메모리 , 까다로운 테스트 애플리케이션에 대한 전반적인 성능이 향상되었습니다. 이러한 개선 사항을 통해 더 높은 처리량, 향상된 확장성, 그리고 복잡한 워크로드를 보다 효율적으로 처리할 수 있습니다. 종합적으로, 이 솔루션은 UltraFLEXplus 스캔 및 미션 모드 애플리케이션 모두에 대해 향상된 성능, 간소화된 하드웨어 설계, 그리고 강화된 유연성을 제공함으로써 고속 인터페이스 테스트를 한 단계 발전시킵니다.

이 프레젠테이션은 C# 애플리케이션 코드 라이브러리를 활용한 IG-XL에서 패턴 모듈에 태그를 도입하고 간결한 액세스 모델을 제시함으로써 이러한 사용자 경험의 격차를 해소합니다. 새로운 모듈 태그와 기존 벡터 태그를 포함한 태그들은 설계 측면의 메타데이터를 패턴 파일에 바인딩하여, 수동 패턴 편집으로 인해 발생할 수 있는 메타데이터 불일치를 제거하고 SSN 설정/페이로드/최종 패턴 디버깅을 일관성 있게 수행할 수 있도록 합니다. 당사의 솔루션은 태그 관리를 위한 최신 IG-XL 기능을 기반으로 하며, 테스트 엔지니어가 테스트 흐름 전반에 걸쳐 일관되게 태그를 관리하고 조회할 수 있게 해주는 ‘사용자 정의 태그 저장소(Custom Tags Repository)’ 옵션을 통해 완성됩니다. 또한 Test Insight의 TDL 도구를 통해 태그를 삽입하는 방법도 보여줍니다. 이 발표에서는 코딩 속도 향상, 통합 결함 감소, 명확한 진단 흐름, SSN 패턴에 대한 원활한 디버깅 경험 등 실질적인 사용자 경험(UX) 개선 사항을 시연할 예정입니다.

테스터와 피시험 장치(DUT) 간의 안정적이고 유연한 통신은 현대적인 ATE 워크플로우에 필수적입니다. 기존의 접근 방식은 종종 IG-XL 내 통합을 필요로 하여, 이로 인해 복잡성이 증가하고 개발 시간이 늘어날 수 있습니다. 이번 발표에서는 USB 및 이더넷 연결을 테스트 대상 장치 인터페이스 보드에 직접 제공하는 간소화된 솔루션인 ‘블라인드 메이트 보조 커넥터(Blind Mate Auxiliary Connector)’를 소개합니다. 이 솔루션은 테스트 대상 장치와의 효율적인 통신을 가능하게 하면서 설정 부담을 줄이고 시스템 통합을 단순화합니다. 또한 엔지니어들은 미리 정의된 IG-XL 흐름에 의존하지 않고 사용자 정의 코드를 사용하여 장치와 상호작용할 수 있습니다. UltraPort 서버나 일반 노트북을 통해 구성이 가능하므로, 개발 및 디버깅 과정에서 더 빠른 설정과 뛰어난 유연성을 확보할 수 있습니다. I²C나 SPI와 같은 직렬 프로토콜이 필요한 장치의 경우, 이 접근 방식은 널리 사용되는 USB-직렬 변환기를 활용하여 비용 효율적이고 쉽게 배포할 수 있는 인터페이스를 제공합니다. 이를 통해 전용 하드웨어 없이도 광범위한 통신 요구 사항을 지원할 수 있습니다. 전반적으로, 블라인드 메이트 보조 커넥터는 연결을 간소화하고 유연성을 높이며, 다양한 애플리케이션 전반에 걸쳐 안정적인 통신 성능을 유지함으로써 개발 워크플로우를 가속화합니다.

전기적 고장 분석(EFA)은 피시험 장치(DUT)에서 스캔 체인이나 클럭 경로의 단절을 유발할 수 있는 결함을 식별하는 데 사용되는 핵심 도구입니다. 전통적으로 EFA는 자동화 시험 장비(ATE)와 레이저 전압 이미징(LVI) 및 프로빙(LVP)과 같은 전기적 고장 격리(EFI) 기법을 결합하여 사용하며, 이를 통칭하여 LVX라고 합니다. 이 방법론은 ATE가 무한 루프를 생성할 수 있는 능력과 관찰을 위한 테스트 패턴의 예측 가능성에 의존합니다. 지멘스 스트리밍 스캔 네트워크(SSN)는 패턴 생성 분야에서 첨단 기능을 제공합니다. 비록 복잡성이 한층 더해지기는 하지만, 이 새로운 테스트 설계(DFT) 아키텍처는 이러한 EFA 요구 사항을 지원하도록 설계된 기능을 제공합니다. 이번 발표에서는 SSN 아키텍처를 활용한 LVX 기법의 적용 사례를 상세히 다룰 예정입니다. 테라다인(Teradyne)의 울트라플렉스(UltraFlex) 테스트 플랫폼을 사용하여 실제 장치에서 이 구현 방식을 시연할 것입니다. 본 연구는 지멘스 EDA, 엔비디아 NBU 이스라엘, 테라다인의 공동 노력의 결실로, 복잡한 고장 분석 과제에 대한 견고한 솔루션을 제시합니다.

차세대 AI 컴퓨팅 장치가 더 높은 전력 수준과 더 엄격한 작동 마진을 요구함에 따라, 장치의 전력 소비 프로파일링 및 분석의 중요성이 점점 더 커지고 있습니다. 전력이 어디에서 어떻게 소비되는지 정확하게 파악하는 것은 장치 손상을 방지하고, 성능을 최적화하며, 테스트 중 안정적인 작동을 보장하는 데 필수적입니다. 이 프레젠테이션에서는HP 전력 관리 툴 제품군을 통해 구현된 향상된 전력 프로파일링 및 분석 기능을 소개합니다.HP 전압 및 전류 동시 캡처, 고속 파형 획득, 이벤트 기반 데이터 수집을 포함한 고급 측정 기능은 물론, 유연한 감지 구성과 실시간 모니터링 및 피드백을 위한 지능형 전력 인터페이스를HP . 이러한 기능을 활용하여, Power Management 툴 스위트는 기존 테스트 코드를 수정할 필요 없이 전체 테스트 프로그램에 걸쳐 포괄적인 전력 프로파일링을 가능하게 합니다. 엔지니어는 코드 변경을 최소화하면서 구성 가능한 프로파일링 설정을 손쉽게 정의하여, 실행 중에 전력 측정을 어디서 어떻게 캡처할지 지정할 수 있습니다. 결정론적 저속 프로파일링과 이벤트 트리거 방식의 고속 프로파일링을 결합하여 중요한 조건에 분석을 집중할 수 있습니다. 대용량 데이터 세트를 관리하기 위해, 이 솔루션은 분석 및 시각화를 위한 핵심 특성을 유지하면서 데이터 세트 크기를 줄여주는 자동화된 데이터 처리 기능을 포함하고 있습니다. 전력 분석 도구를 통해 엔지니어는 결과를 대화형으로 탐색할 수 있으며, 테스트 흐름 단계, 시스템 이벤트, 측정 조건과 같은 상황별 정보와 함께 그래픽 및 표 형식의 보기를 모두 제공합니다. 또한 사용자 정의 계산 및 비교 기능을 적용하여 시간 경과에 따른 디바이스 동작을 심층적으로 분석할 수 있습니다. 전반적으로 이 접근 방식은 디바이스 전력 소비를 이해하기 위한 강력하고 확장 가능한 프레임워크를 제공하여, 복잡하고 고전력 AI 디바이스를 테스트할 때 가시성을 높이고, 디버깅 속도를 높이며, 더 정보에 입각한 의사 결정을 내릴 수 있도록 지원합니다.

이 프레젠테이션은 IG-XL .NET 환경을 UltraFLEXplus 고급 FPGA 및 AI 가속기 테스트를 수행할 수 있게 해주는 중요한 엔지니어링 혁신을 소개합니다. 이 플랫폼에서 최초로 구현된 FPGA 디바이스 중 하나인 이 솔루션은 제조 워크플로우 내에서 차세대 테스트 소프트웨어 아키텍처를 도입하기 위한 새로운 기준을 제시하며, 향상된 커버리지와 디버깅 기능, 그리고 향후 디바이스 제품군을 위한 신속한 양산 준비 태세를 제공합니다. 기존 테스트 플랫폼의 확장성 한계에 대응하기 위해, 이 솔루션은 사이트 동기식 타이밍, 첨단 DPS 리소스, 높은 핀 수의 계측 기능을 특징으로 하는 최신 UltraFLEXplus 채택하며, 2개에서 최대 8개 사이트에 이르는 멀티 사이트 테스트를 지원합니다. 이 접근 방식에는 IG-XL .NET에서 재설계된 테스트 프로그램 아키텍처와 함께, Test Program Generator, Test Class Library 및 Pattern Generator 도구를 활용한 패턴 및 타이밍 재구성이 포함됩니다. 여러 제품 세대에 걸쳐 유지 관리성과 확장성을 개선하기 위해 모듈형 테스트 클래스가 구현되었습니다. 다중 사이트 DIB 레이아웃에서의 전기적 및 열적 균형 관리, 소켓 대칭성 최적화, 다양한 온도 조건에서 완전한 기능적 및 파라메트릭 상관관계 달성 등 주요 기술적 과제가 해결되었습니다. 또한 레거시 패턴 동작을 UltraFLEXplus 모델에 맞추고, 고병렬 처리 환경을 지원하기 위해 테스트 프로그램을 재구성하는 데 추가적인 노력을 기울였습니다. 또한 이 구현은 생산 데이터 흐름 및 보안 프레임워크를 포함한 기존 데이터 형식과 인프라와 통합되는 동시에, 병렬 테스트 효율성 기법을 적용하여 다중 사이트 확장성을 극대화합니다. 그 결과, 최대 8개 사이트의 병렬 테스트를 가능하게 하고, 디버그 효율을 향상시키며, 테스터 오버헤드를 줄이고, 향후 FPGA 및 AI 가속기 장치의 대량 생산을 지원하기 위한 재사용 가능한 IG-XL .NET 프레임워크를 제공하는 확장 가능한 제조 솔루션이 입증되었습니다.

ETS-800 MCMux 및 SPMB 계측기를 통해 고급 다중화 기능을 제공하여 고전압 스위칭을 가능하게 하고, 측정 지점 수를 늘리며, DIB 기반 릴레이 솔루션에 대한 의존도를 줄여줍니다. 이 계측기들은 정적 구성과 동적 패턴 기반 작동 모두를 지원하므로, 엔지니어들은 RDSON 측정, 다중 노드 감지 및 기타 복잡한 스위칭 시나리오와 같은 응용 분야에서 패턴 실행 중에 다중화 상태를 수정할 수 있습니다. 이 프레젠테이션에서는 수동 패턴 생성의 복잡성을 해결하기 위해 MCMux 및 SPMB 패턴 생성을 자동화하도록 설계된 소프트웨어 라이브러리를 소개합니다. 기존에는 엔지니어가 패턴 단계를 인코딩하고, 32비트 데이터 워드를 구성하며, 이진-16진수 변환을 검증해야 했기 때문에 시간이 많이 소요되고 오류가 발생하기 쉬운 과정이었습니다. 제안된 솔루션을 통해 사용자는 원하는 멀티플렉싱 상태를 더 높은 수준에서 정의할 수 있으며, 라이브러리가 패턴 구성 및 서식 지정을 자동으로 처리합니다. 또한 이 도구에는 내장된 검증 기능이 포함되어 있어, 시각적 피드백을 통해 올바른 패턴 동작을 보장하고 디버깅 노력을 줄여줍니다. 저수준 패턴 구현 세부 사항을 추상화함으로써, 이 솔루션은 개발 효율성을 높이고 패턴 생성 중 오류 발생 가능성을 줄여줍니다. 아울러, 이 라이브러리의 개발 과정은 AI 지원 워크플로우를 포함한 현대적인 소프트웨어 기법이 엔지니어링 도구 개발을 가속화하고 생산성을 향상시킬 수 있는 방법을 보여줍니다. 이 발표에서는 정적 접근 방식에 비해 전체 테스트 시간을 단축할 수 있는 잠재력을 포함하여, 패턴 기반 멀티플렉싱의 장점과 한계를 탐구합니다. 다양한 계측기 및 테스트 시나리오에 걸쳐 패턴 기반 방법을 적용할 때 고려해야 할 사항들도 논의됩니다. 전반적으로 이 솔루션은 패턴 생성을 간소화하고 수작업 부담을 줄이며 개발 주기를 단축함으로써, ETS-800 환경에서 동적 멀티플렉싱을 구현하는 데 있어 보다 효율적이고 확장 가능한 접근 방식을 제공합니다.

대규모 언어 모델(LLM)은 대화형 어시스턴트에서 다단계 엔지니어링 작업을 계획하고 실행할 수 있는 에이전트형 시스템으로 진화했습니다. 그러나 범용 AI를 특화된 ATE 개발에 적용할 경우, 심층적인 도메인 맥락과 강제 적용 가능한 워크플로 규칙이 없으면 종종 실패로 이어집니다. 이번 발표에서는 도메인 전문 지식, 표준화된 워크플로우, 실행 제약 조건을 재사용 가능한 모듈로 패키징한 동적으로 로드 가능한 “스킬(Skills)”을 활용하여 AI 에이전트의 역량을 확장하는 실용적인 접근 방식을 소개합니다. 이 접근 방식을 통해 ATE 엔지니어들은 방대한 프로그래밍 작업이나 프롬프트 엔지니어링 없이도 AI를 효과적으로 적용할 수 있습니다. 대표적인 스킬 예시로는, 프로그램을 IG-XL 환경으로 변환하기 위해 안내형 스크립트 실행을 수행하는 크로스 플랫폼 테스트 프로그램 변환 스킬, 검색 강화 생성(RAG)과 템플릿 기반 생성을 결합한 C# 참조 아키텍처 테스트 메서드 생성기, 그리고 내부 모범 사례에서 도출한 자연어 규칙을 사용하여 명명 규칙과 코딩 표준을 강제 적용하는 VBT 코드 검사 스킬 등이 있습니다. 결과에 따르면, 범용 AI와 도메인별 스킬을 결합하면 출력 품질을 유지하고 기업의 지적 재산권(IP) 보호 요구 사항을 충족시키면서 개발 시간을 단축할 수 있는 것으로 나타났습니다. 또한 이 프레임워크는 전문가에서 AI로의 지식 이전을 위한 반복 가능한 메커니즘을 제공하며, 향후 자동화된 패턴 컴파일 및 DIB 정의 자동화 등의 분야로 확장될 가능성이 있습니다.

투명한 다중 사이트 데이터 처리는 오랫동안 IG-XL의 대표적인 특징이었습니다. SiteGenerics를 통해 우리는 이 기능을 한 단계 더 발전시켰습니다. 최근 IG-XL에 .NET 개발 기능이 통합됨에 따라 간소화된 사용 모델과 강력한 신규 기능을 선보입니다. SiteGenerics는 VBA 환경에 내재된 한계를 극복함으로써, 사이트, 핀 및 샘플 전반에 걸쳐 일관되고 효율적인 데이터 처리 방식을 제공합니다. 이번 발표에서는 SiteGenerics의 설계 개념을 다루고, 실제 사례를 통해 그 장점을 시연하며, 현재 제공되는 기능 세트를 살펴볼 예정입니다. 또한 향후 출시될 IG-XL 버전에서 제공될 개선 사항에 대한 전망도 공유할 예정입니다. 마지막으로, .NET을 활용하면 IG-XL용 기능 확장 개발이 어떻게 간소화되는지, 최초의 완전한 기능을 갖춘 SiteGenerics 구현 사례를 통해 시연해 드리겠습니다. 신속한 프로토타이핑이든 IG-XL 테스트 코드 확장이든, .NET을 통해 사용자는 사용자 정의 기능을 원활하게 추가하고 혁신을 가속화할 수 있습니다.

집적회로 제조 과정에서 데이터의 정확성과 공정 제어를 보장하기 위해서는 측정 시스템의 성능을 평가하는 것이 필수적입니다. 게이지 연구, 특히 게이지 반복성(Gage Repeatability) 및 재현성(Gage Reproducibility) 분석은 측정 장비와 작업자로 인해 발생하는 변동성을 평가하는 데 널리 사용되며, 전반적인 측정 정밀도와 잠재적 편향을 정량화하는 데 도움을 줍니다. 이 발표에서는 널리 사용되는 상관관계 및 분석 도구인 Exensio 플랫폼을 활용하여 게이지 R&R 분석을 수행하는 체계적인 접근 방식을 설명합니다. 이 목적을 위한 상용 솔루션이 여러 가지 존재하지만, 여기서는 Exensio를 활용하여 기존 데이터 분석 환경 내에서 통계적으로 견고한 연구를 수행하는 데 중점을 둡니다. 이 방법론은 플랫폼과의 호환성을 보장하기 위한 데이터 수집, 준비 및 형식 지정을 포함하여 계측기 연구를 수행하기 위한 완전한 워크플로를 제시합니다. 정확하고 신뢰할 수 있는 분석을 가능하게 하는, 일관되고 체계적인 데이터 세트를 확보하기 위한 모범 사례에 중점을 둡니다. 또한 본 논의에서는 분산 기반 접근법과 상관관계 중심 기법을 포함하여 플랫폼이 지원하는 다양한 분석 방법을 살펴봅니다. 이러한 방법들은 엔지니어들에게 측정 시스템 성능에 대한 심층적인 통찰력을 제공하여, 변동 원인을 파악하고 개선 기회를 식별하는 데 도움을 줍니다. 전반적으로 이 접근 방식은 통합된 분석 프레임워크 내에서 측정 능력을 효율적으로 평가할 수 있게 하여, 데이터 품질을 향상시키고 공정 신뢰도를 강화하며, 반도체 제조 분야에서 보다 정보에 입각한 의사 결정을 지원합니다.

반도체 테스트 프로그램이 점점 더 복잡해짐에 따라, 개발 팀은 촉박한 일정 내에 고품질의 솔루션을 제공해야 하는 압박에 직면하고 있습니다. 공유 TestCode 라이브러리를 통한 코드 재사용은 개발 속도를 높이고 여러 디바이스 프로그램 전반에 걸쳐 일관된 기능을 보장하기 위한 핵심 전략이 되었습니다. 그러나 이러한 라이브러리의 품질과 신뢰성은 전반적인 테스트 성능과 수율에 직접적인 영향을 미칩니다. 이번 발표에서는 테스트 프로그램 개발 과정에서 TestCode 라이브러리에 대한 코드 커버리지 분석을 구현하는 접근 방식을 소개합니다. 커버리지를 체계적으로 측정함으로써 엔지니어들은 테스트되지 않은 코드 경로를 식별하고, 잠재적 결함의 위험을 줄이며, 재사용 가능한 구성 요소의 전반적인 견고성을 향상시킬 수 있습니다. 이 방법론은 라이브러리 동작에 대한 가시성을 높여, 팀이 실제 테스트 프로그램에 통합하기 전에 기능을 보다 철저하게 검증할 수 있도록 돕습니다. 또한 프로젝트 전반에 걸쳐 보다 일관된 검증 관행을 지원함으로써, 디바이스의 복잡성이 지속적으로 증가하는 상황에서도 확장 가능한 개발을 가능하게 합니다. 전반적으로 코드 커버리지 분석은 품질 보증을 강화하고, 공유 라이브러리에 대한 신뢰도를 높이며, 디버깅 노력을 줄이는 핵심 지표 역할을 하여, 궁극적으로 첨단 반도체 디바이스의 시장 출시 기간을 단축하고 신뢰성을 높이는 데 기여합니다.

AI 칩이 고성능 컴퓨팅을 지속적으로 주도함에 따라, 집적 밀도가 높아지고 PCIe 및 HBM과 같은 복잡한 IP 블록이 추가되면서 레지스터 구성 공간이 급속히 확대되고 있습니다. 이러한 확장은 기존의 ATE 기반 ATPG 검증 방식을 사용할 경우 검증 주기를 상당히 연장시킬 수 있으므로, 브링업, 디버그 및 시장 출시 기간을 단축할 수 있는 보다 효율적인 워크플로우가 필요합니다. 이번 발표는 UltraFLEXplus , Port Bridge 검증 도구를 AI 칩 검증에 적용한 실제 프로젝트 사례를 요약합니다. 또한 Port Bridge가 검증 워크플로우를 간소화하고, 시각화를 통해 디버그 효율을 향상시키며, 복잡한 디바이스 환경에서 실질적인 멀티포트 협업을 지원하는 방법을 중점적으로 다룹니다. 토론은 UltraFLEXplus 확장 가능한 디버그 환경을 구축하는 방법부터 시작되며, 여기에는 일상적인 디버깅 효율을 높이는 핵심 구성 단계와 검증된 절차가 포함됩니다. 다음으로, 실제 HPC 프로젝트 요구 사항을 바탕으로, 멀티 포트 지원 및 실시간 디버그 피드백과 같이 측정 가능한 효율성 향상을 제공하는 가장 빈번하게 사용되며 영향력이 큰 기능들을 강조합니다. 특히, 모든 대상 레지스터에서 즉석 V/I 및 주파수 측정이 가능하여 더 빠른 디버그 반복을 가능하게 하는 점을 강조합니다. 마지막으로, Port Bridge를 사용할 때와 기존의 벡터 변환 흐름을 사용할 때의 프로세스 복잡성과 전반적인 효율성을 데이터 기반으로 비교하여, 검증 주기 전반에 걸쳐 시간과 노력이 절감되는 부분을 설명합니다. 전반적으로, 본 연구는 첨단 HPC급 디바이스의 디버깅 및 검증에 있어 Port Bridge의 실현 가능성과 효과성을 입증하며, 유사한 AI 칩 검증 과제에 적용할 수 있는 실용적이고 재사용 가능한 지침을 제공합니다.

디바이스의 복잡성이 지속적으로 증가함에 따라 ATE 테스트 프로그램의 규모도 커지고 있으며, 이로 인해 더 크고 분산된 엔지니어링 팀에 대한 필요성이 대두되고 있습니다. 이러한 복잡성을 관리하면서도 개발 속도와 품질을 유지하기 위해, 기업들은 테스트 프로그램 워크플로우 내에서 자동화 및 CI/CD 관행을 점점 더 많이 도입하고 있습니다. 이 프레젠테이션은 GitHub와 Jenkins를 테스트 프로그램 개발에 통합하여 보다 체계적이고 확장 가능한 개발 환경을 구축하기 위한 실용적인 지침을 제공합니다. 또한 Teradyne의 ‘DevOps for Test’ 프레임워크가 다양한 규모의 팀 간 협업, 버전 관리 및 자동화된 검증을 어떻게 지원하는지 중점적으로 다룹니다. 주요 주제에는 Jenkins 파이프라인 설계 및 실행, 다이나믹 에이전트를 활용하여 여러 작업(job)이나 워크북(workbook)에 걸쳐 단일 및 병렬 파이프라인을 모두 지원하며, 온라인 또는 오프라인 환경에서 유연하게 실행할 수 있는 방법이 포함됩니다. 또한 테스트 프로그램의 품질을 향상시키기 위한 Oasis 도구와의 통합 및 파이프라인에 맞춤형 소프트웨어 구성 요소를 통합하는 방법에 대해서도 다룹니다. 실제 프로젝트 경험을 바탕으로 검증된 전략이 제시되며, 여기에는 개발 작업 전반에 걸쳐 효율성과 일관성을 유지하면서 최대 30명의 엔지니어로 구성된 팀을 성공적으로 지원한 접근 방식도 포함됩니다. 전반적으로 이 연구는 자동화와 최신 DevOps 관행이 어떻게 워크플로를 간소화하고, 수작업 부담을 줄이며, 복잡한 반도체 테스트 프로그램 개발의 시장 출시 기간을 획기적으로 단축하는지 보여줍니다.

테라다인의 ‘테스트용 데브옵스(Teradyne DevOps for Test, D4T)’는 반도체 테스트 프로그램 개발을 효율화하기 위해 CI/CD 원칙을 기반으로 구축된 자동화 프레임워크입니다. 이 프레임워크는 소스 제어를 유일한 신뢰할 수 있는 정보원(single source of truth)으로 활용하며, 오프라인 개발과 예약된 온라인 검증 모두를 위한 자동화 파이프라인을 실행함으로써 일관된 통합과 테스트 프로그램의 품질을 보장합니다. 이러한 파이프라인은 로그, 성능 지표, 디바이스 데이터와 같은 유용한 산출물을 생성하여, 프로그램의 신뢰성과 효율성을 향상시키기 위한 지속적인 피드백 루프를 형성합니다. 이번 발표에서는 통합된 대화형 인터페이스를 통해 파이프라인 출력을 실행 가능한 인사이트로 전환하는 D4T 대시보드를 소개합니다. 이 대시보드는 여러 파이프라인 실행에서 생성된 데이터를 통합함으로써, 팀이 추세를 시각화하고, 개발 진행 상황을 모니터링하며, 시간 경과에 따른 품질 지표를 추적할 수 있도록 지원합니다. 이 세션에서는 UltraFLEXplus 에이전트에서 수집된 장치 데이터를 대시보드 내에서 시각화하는 방법을 시연하고, 모든 기능을 활용하기 위해 필요한 설정을 설명하며, 개발 및 디버깅 결정을 안내하기 위해 이러한 인사이트를 해석하는 방법을 다룹니다. 실행과 분석 간의 루프를 완성함으로써, D4T 대시보드는 피드백 주기를 가속화하고 수작업 부담을 줄이며, 테스트 프로그램 라이프사이클 전반에 걸친 지속적인 개선을 지원합니다.

설계 및 제조 과정이 여러 현장 및 파트너사에 분산되어 있는 글로벌 반도체 산업에서, 지적 재산권을 보호하는 것은 경쟁력과 신뢰를 유지하는 데 매우 중요합니다. 그동안 하드웨어 보안에 많은 관심이 쏠려 왔지만, 제조 테스트 환경에서 발생하는 소프트웨어 관련 위험의 중요성이 점점 더 커지고 있습니다. 테스트 프로그램에는 보안 레지스터 구성, 독점 알고리즘, 디바이스별 패턴 등 민감한 데이터가 자주 포함되어 있으며, 이러한 데이터는 디버깅 도구나 무단 접근을 통해 유출될 수 있습니다. 캡처된 테스트 패턴과 제조 데이터 역시 강력한 보호가 필요한 귀중한 자산입니다. 이 프레젠테이션에서는 IG-XL 테스트 프로그램을 무단 접근으로부터 보호하기 위해 설계된 Oasis 툴셋 내 IG-Secure 솔루션의 개선 사항을 소개합니다. 여기서는 다단계 보호 체계를 개괄하고, 테스트 환경에서 흔히 발생하는 취약점을 파악하며, 접근 제어 메커니즘 및 암호화와 같은 완화 전략을 중점적으로 다룹니다. 실제 사례를 통해 IG-XL 내 C# 및 .NET 기반 추가 기능에 대한 지원 확대를 포함하여 다양한 보안 수준을 구현하는 방법을 보여줍니다. 이러한 접근 방식을 통해 조직은 테스트 라이프사이클 전반에 걸쳐 민감한 데이터를 보다 효과적으로 보호할 수 있습니다. 전반적으로 이 솔루션은 더 강력한 지적 재산권(IP) 보호, 보안 요구 사항에 대한 준수 강화, 분산된 제조 환경 전반에 걸친 안전한 테스트 프로그램 배포에 대한 신뢰도 향상을 지원합니다.

테라다인(Teradyne) CIS 테스터는 IDPLib(Image Data Processing Library)를 통해 핵심 이미지 및 데이터 처리 기능을 제공하여, 이미지 센서 테스트를 위한 빠르고 효율적인 계산을 가능하게 합니다. IDPLib에는 이미지 필터링 및 이미지 간 연산과 같은 일반적으로 사용되는 함수가 포함되어 있으며, 모든 처리는 테스터의 DSP PC에서 실행됩니다. 그러나 IDPLib는 독점적이거나 고도로 전문화된 알고리즘을 처리할 때 한계가 있습니다. 사용자가 DSP에서 실행되는 중간 처리 단계를 수정할 수 없기 때문입니다. 그 결과, 맞춤형 구현은 종종 VBA를 사용한 픽셀 단위 계산에 의존하게 되는데, 이는 비효율적인 데이터 처리로 인해 상당한 성능 병목 현상을 유발하고 전체 테스트 시간을 증가시킬 수 있습니다. 이 프레젠테이션에서는 애드인 DLL을 활용하여 복잡한 이미지 처리를 보다 안전하고 효율적으로 수행하는 대안적인 접근 방식을 소개합니다. 컴파일된 C++ 환경에서 함수를 구현함으로써, 이 방법은 특히 대용량 데이터 세트 및 계산 집약적인 알고리즘을 다룰 때 향상된 성능과 확장성을 제공합니다. 또한 이 접근 방식은 액세스 위반 메모리 같은 메모리 포함하여 DLL 기반 솔루션을 사용할 때 고려해야 할 주요 사항들을 다루며, 테스트 환경 내에서 안전하게 통합하기 위한 모범 사례를 제시합니다. 전반적으로 이 방법론은 더 빠른 실행 속도, 사용자 정의 알고리즘에 대한 높은 유연성, 그리고 고급 CIS 테스트 애플리케이션을 위한 향상된 성능을 가능하게 하여, 이미지 처리 워크플로우를 개선하기 위한 실용적인 프레임워크를 제공합니다.

IG-XL에 C# .NET을 도입함으로써, 구조화된 단위 테스트와 같은 최신 소프트웨어 개발 기법을 반도체 테스트 프로그램에 적용할 수 있는 새로운 기회가 열렸습니다. 하드웨어에 구애받지 않는 테스트 방식을 확립하는 것은 코드 품질을 향상시키고, 개발 속도를 높이며, 제한된 테스트 자원에 대한 의존도를 줄이는 데 필수적입니다. 이 발표에서는 IG-XL을 완전히 설치하지 않고도 테스트를 실행할 수 있게 해주는 ‘TestHarness for .NET’ 라이브러리를 사용하여 IG-XL 환경에서 단위 테스트를 구축하는 실용적인 기법을 소개합니다. 테스트 구성을 위한 MSTest, 의존성 시뮬레이션을 위한 Moq, 그리고 현실적인 IG-XL 동작을 구현하는 TestHarness를 결합함으로써, 엔지니어들은 다중 사이트 시나리오를 지원하는 신뢰할 수 있고 재현 가능한 테스트 프레임워크를 구축할 수 있습니다. 각 테스트가 깨끗하고 통제된 상태에서 시작되도록 보장하여 재현성을 높이고 변동성을 최소화하는 일관된 설정 패턴을 소개합니다. 또한 여러 입력 조건 검증, 하드웨어 추상화 계층과의 상호작용 확인, 에지 케이스 및 오류 조건 테스트를 위한 시뮬레이션 응답 구성 등 IG-XL 개발과 관련된 일반적으로 사용되는 단위 테스트 패턴에 대해서도 다룹니다. 이러한 접근 방식을 통해 다중 사이트 실행 로직을 조기에 검증할 수 있으므로, 엔지니어들은 하드웨어에 배포하기 전에 문제를 탐지하고 전반적인 통합 위험을 줄일 수 있습니다. 전반적으로 이 방법론은 문제가 발생했을 때 이를 명확하게 식별할 수 있는 빠르고, 가독성이 높으며, 유지보수가 용이한 테스트의 작성을 촉진합니다. 이를 통해 팀은 코드에 대한 신뢰도를 높이고, 디버깅을 간소화하며, IG-XL 테스트 프로그램 개발을 가속화하는 동시에, 생산 환경 배포 시 예상치 못한 문제를 최소화할 수 있습니다.

IG-XL 테스트 프로그램의 흐름이 점점 더 복잡해짐에 따라, 엔지니어들은 개발 및 디버깅 과정에서 실행 경로를 신속하게 파악하고 특정 상태에 도달하는 과정을 파악하기가 어려워졌습니다. 이러한 복잡성은 대규모 또는 복잡한 프로그램을 다룰 때 디버깅 주기를 길게 만들고, 효율성을 저하시키며, 좌절감을 가중시킬 수 있습니다. 이번 발표에서는 IG-XL 테스트 프로그램 흐름의 탐색 및 디버깅을 간소화하기 위해 설계된, 프로세스 외 유틸리티인 ‘Flow Visualizer and Debugger Tool’을 소개합니다. 이 도구는 프로그램 논리를 그래픽으로 표현하여, 엔지니어들이 기존 워크플로우를 방해하지 않으면서도 실행 경로를 시각화하고 흐름의 동작을 더 잘 이해할 수 있도록 지원합니다. 이 도구는 중단점 제어 및 실시간 데이터 검사 등의 기능을 통해 테스트 프로그램과 직관적으로 상호작용할 수 있게 하여, 엔지니어들이 실행 과정을 단계별로 추적하고 흐름 내의 결정 지점에 대한 통찰력을 얻을 수 있도록 돕습니다. 최신식 인터페이스는 프로그램 구조와 동작을 효율적으로 탐색할 수 있도록 지원하여 복잡한 논리에 대한 가시성을 높여줍니다. 디버깅 과정을 간소화하고 프로그램 흐름을 더 쉽게 해석할 수 있게 함으로써, 이 도구는 문제 해결 시간을 단축하고 신입 및 숙련된 엔지니어 모두의 생산성을 향상시킵니다. 전반적으로 이 솔루션은 디버깅에 있어 보다 효율적이고 사용자 친화적인 접근 방식을 확립하여 개발 워크플로우를 개선하고, 더 높은 품질의 테스트 프로그램 제공을 지원합니다.

필요한 데이터를 즉시 확보할 수 없는 경우, IG-XL 테스트 프로그램에 대한 고객의 디버깅 요청을 지원하는 데 어려움이 따를 수 있습니다. 테스트 프로그램 자체는 일반적으로 공유하기 쉽지만, 관련 패턴 파일에는 민감한 지적 재산권이 포함되어 있거나 용량이 지나치게 큰 경우가 많습니다. 개별 패턴 파일의 용량이 1GB를 초과하기도 하고, 전체 데이터 세트의 용량이 수십 기가바이트에 달하기도 합니다. 이러한 제약으로 인해 문제 재현이 지연되고, 결함을 진단하고 해결하는 데 필요한 시간이 늘어날 수 있습니다. 이번 발표에서는 원본 패턴 데이터에 접근할 필요 없이 효율적인 테스트 프로그램 디버깅을 가능하게 하는 도구를 소개합니다. 이 솔루션은 테스트 프로그램을 자동으로 파싱하여 패턴 이름, 레이블 구조, 모듈 연관성, DSSC 설정 등 핵심 패턴 정보를 추출하고, 최소한의 패턴 라인으로 구성된 경량 플레이스홀더 패턴을 생성합니다. 원본 테스트 프로그램과의 구조적 호환성을 유지하는 최소한의 더미 패턴을 생성함으로써, 이 도구를 통해 엔지니어는 독점 데이터를 노출하거나 대용량 파일을 전송하지 않고도 프로그램 흐름을 실행하고 검증할 수 있습니다. 이를 통해 문제 재현 속도가 빨라지고 디버깅 프로세스가 가속화됩니다. 이 접근 방식은 고객이 제공하는 패턴 데이터에 대한 의존도를 크게 줄여 대응력을 높이고, 보다 효율적인 지원 워크플로우를 가능하게 합니다. 전반적으로 이 솔루션은 데이터 접근 및 전송의 한계를 극복할 수 있는 실용적인 방법을 제공하여, 엔지니어들이 지적 재산권 제약을 준수하면서도 더 빠르고 효과적인 디버깅 지원을 제공할 수 있도록 합니다.

현대적인 ATE 워크플로는 ATE 외부에서 개발된 프로토콜 수준의 디버그 및 검증 스크립트에 점점 더 많이 의존하고 있습니다. 여기에는 Python, C, C++, 심지어 .NET까지 포함될 수 있습니다. 그러나 ATE 플랫폼에서 이러한 기존 스크립트를 활용하려면 일반적으로 ATE 소프트웨어 호출로 이식하기 위해 상당한 변환 작업이 필요합니다. 이번 발표에서는 PortBridge API를 위한 새로운 원격 프록시를 통해 원격 프로토콜 프로그래밍을 수행하는 새로운 방법을 소개합니다. 이를 통해 개발자는 번거롭고 오류가 발생하기 쉬운 포팅 과정 없이도 기존 스크립트를 ATE에서 직접 재사용할 수 있습니다. PortBridge는 일반적으로 IG-XL 내에서 C# .NET 라이브러리로 작동합니다. 당사의 솔루션은 .NET Framework, .NET Core, Python 및 C++용 원격 프록시를 제공함으로써 이를 확장합니다. 이러한 프록시는 프로토콜 명령을 테스터에서 인프로세스로 실행되는 PortBridge로 전달하여, 시스템이 IG-XL에서 유휴 상태를 유지하는 동안에도 외부 프로그램이 실제 하드웨어 상호작용을 제어할 수 있게 합니다. 이 접근 방식을 통해 엔지니어는 Python 스크립트, C++ 실행 파일 또는 기타 언어별 도구를 원격으로 실행하여 장치에서 직접 프로토콜 트랜잭션을 기록하고 디버그할 수 있습니다.

디바이스의 복잡성이 증가함에 따라, 디지털, DC 및 RF 계측기에서 테스트 중에 수집되는 실시간 데이터의 양은 계속해서 늘어나고 있습니다. 여러 핀과 사이트에 걸쳐 이 데이터를 효율적으로 처리하는 것은 현대적인 테스트 프로그램에서 성능과 확장성을 유지하는 데 매우 중요합니다. 이번 발표에서는 IG.NET의 새로운 DSP 메서드 속성인 RunDspType.Site 및 RunDspType.PinSite를 소개합니다. 이 속성들은 여러 사이트와 핀에 걸쳐 캡처된 데이터의 실시간 병렬 처리를 가능하게 합니다. 이러한 속성들은 DSP-PC 환경 내에서 하드웨어에서 생성된 대용량 데이터 스트림을 보다 체계적이고 효율적으로 처리할 수 있도록 지원합니다. 캡처된 데이터는 사이트 또는 핀-사이트 수준에서 측정값을 나타내는 유연한 데이터 모델을 사용하여 관리됩니다. 이러한 데이터 구조는 사이트 또는 핀 사이트 그룹화를 기반으로 더 작은 블록으로 분할되어 여러 처리 코어에 분산되므로, DSP 하위 시스템이 높은 수준의 병렬 처리를 달성하고 전반적인 처리 효율을 향상시킬 수 있습니다. 이 접근 방식은 다차원 데이터를 처리하기 위한 일관된 프레임워크를 제공함으로써 구현을 단순화하고, 복잡한 사용자 정의 로직의 필요성을 줄여줍니다. 또한 코드의 가독성, 유지 관리성 및 재사용성을 향상시켜 엔지니어들이 더 확장 가능하고 효율적인 테스트 솔루션을 개발할 수 있도록 지원합니다. DC, 디지털 및 RF 애플리케이션의 실제 사례를 통해 이러한 방법이 데이터 처리 워크플로를 간소화하고 실행 성능을 향상시키는 방식을 보여줍니다. 전반적으로 이 기능은 IG-XL에서 실시간 데이터 처리 효율성을 높여, 데이터 집약도가 점점 높아지는 테스트 환경을 위해 더 빠른 처리 속도, 더 깔끔한 코드 구조, 그리고 더 확장성 높은 솔루션을 가능하게 합니다.

현대 반도체 소자에는 적응형 반응 기반 패턴 실행이 점점 더 요구되고 있지만, 많은 기존 패턴 생성 워크플로는 여전히 단순한 사이클 반복 구조에 국한되어 있습니다. 이러한 한계로 인해 개발 팀은 멀티비트 매치 루프 및 동적 분기 같은 첨단 UltraFLEXplus 충분히 활용하지 못하게 되어, 시제품 가동 시간이 지연되고 디버그 주기의 효율성이 떨어집니다. 이러한 격차를 해소하기 위해, 이러한 고급 기능을 지원하고 워크플로를 현대화할 수 있는 향상된 사내 패턴 생성 도구가 개발되었습니다. 이 발표에서는 업그레이드된 도구가 기존 패턴을 분석하고, DUT에 의존하는 타이밍 영역을 식별하며, 이를 소자의 동작에 동적으로 반응하는 최적화된 멀티비트 매치 루프 구조로 변환하는 방법을 설명합니다. 이러한 접근 방식은 불필요한 사이클을 줄이고, 수동 개입을 최소화하며, UltraFLEXplus 부합하는 더 깔끔하고 효율적인 패턴을 생성합니다. 또한 가변적인 DUT 응답 하에서 분기 조건을 처리하고, 타임아웃 및 폴백 로직을 통합하면서도 가독성이 뛰어나고 양산에 바로 활용 가능한 출력을 유지하는 등 주요 과제에 대해서도 논의합니다. 이러한 과제를 해결하는 것은 신뢰할 수 있고 하드웨어를 고려한 패턴 생성을 보장하는 데 필수적이었습니다. 전반적으로, 이 솔루션은 UltraFLEXplus 고급 UltraFLEXplus 내부 툴체인에 효과적으로 통합하여 테스트 워크플로우를 현대화하고 점점 복잡해지는 디바이스를 관리하기 위한 실용적인 프레임워크를 제공하는 방법을 보여줍니다.

테스트 프로그램 개발은 최종 검증을 위해 하드웨어에서 실행해야 하는 경우가 많으며, 이로 인해 개발 과정 후반부에 문제가 발견될 경우 일정에 상당한 압박이 가해질 수 있습니다. 또한, 모든 테스트 흐름 경로를 완벽하게 커버하는 것이 어려울 수 있어 프로그램의 전반적인 품질에 부정적인 영향을 미칠 가능성이 있습니다. 현실적인 오프라인 테스트를 구현하면 실리콘이 준비되기 전에 보다 철저한 검증을 수행할 수 있어 생산성을 크게 향상시킬 수 있습니다. 이번 발표에서는 온라인 동작을 정확하게 반영하는 실제 또는 시뮬레이션 데이터를 사용하여 테스트 프로그램을 오프라인으로 실행할 수 있게 UltraFLEXplus 가상 런타임 엔진(Virtual Runtime Engine)을 소개합니다. 이 기능을 통해 엔지니어들은 하드웨어에 즉시 접근하지 않고도 테스트 방법과 흐름 로직을 검증할 수 있습니다. 이 솔루션은 실제 프로그램 실행을 기록하거나 애플리케이션 인터페이스를 통해 프로그래밍 방식으로 데이터를 생성하는 등 응답 데이터를 생성하는 다양한 방법을 지원합니다. 이러한 유연성 덕분에 엔지니어들은 개발 과정에서 광범위한 테스트 조건과 경계 사례를 시뮬레이션할 수 있습니다. 보다 포괄적인 오프라인 검증을 가능하게 함으로써, 이 접근 방식은 개발 후기 단계의 문제를 줄이고, 프로그램 커버리지를 향상시키며, 개발 주기를 단축합니다. 전반적으로 가상 런타임 엔진은 테스트 프로그램의 품질을 높이는 동시에 제한된 하드웨어 자원에 대한 의존도를 줄여, 팀이 더 빠듯한 일정 내에서도 보다 견고하고 신뢰할 수 있는 테스트 솔루션을 제공할 수 있도록 지원합니다.

IG-Correlate는 출시 이후 Oasis 개발자와 핵심 사용자 커뮤니티 간의 지속적인 협력을 통해 끊임없이 발전해 왔습니다. 이 도구가 성숙해짐에 따라 테스트 엔지니어링 워크플로우 내에서의 적용 범위도 크게 확대되었습니다. 이번 발표에서는 IG-Correlate의 기능에 대한 개요를 제공하고, 일상적인 테스트 엔지니어링 활동에서 이 도구의 가치를 입증하는 대표적인 사용 사례를 소개합니다. 여기에는 테스트 프로그램 데이터를 정리하고 분석하기 위한 구조화된 보고서 생성, 테스트 프로그램 평가를 자동화하기 위한 DevOps 파이프라인과의 통합, 그리고 프로그램의 전반적인 상태를 평가하기 위한 대화형 시각화 활용 등이 포함됩니다. 또한 이 발표에서는 이러한 사용 사례를 기존 워크플로우 내에 어떻게 구현할 수 있는지 설명함으로써, 팀이 개발 및 검증 프로세스 전반에 걸쳐 효율성, 일관성, 가시성을 향상시킬 수 있도록 돕습니다. IG-Correlate는 사용자 중심의 기능 개선 및 개발 노력을 통해 지속적으로 진화함에 따라, 사전 상관관계 분석 과정을 더욱 간소화하고 테스트 엔지니어링 생태계 내 핵심 도구로서의 역할을 공고히 하고 있습니다.

GitHub Copilot은 소프트웨어 개발 속도를 높이기 위해 점점 더 널리 사용되고 있지만, 일관된 성과를 얻기 위해서는 단순히 도구를 활성화하는 것만으로는 부족합니다. 이 발표에서는 실전 경험과 체계적인 실험을 통해 얻은 실질적인 교훈을 공유하며, 코드 품질과 일관성을 유지하면서 Copilot을 현대적인 개발 워크플로에 효과적으로 통합하는 방법에 중점을 둡니다. 이 발표에서는 Visual Studio Code 및 클라우드 기반 작업 공간을 포함한 일반적인 개발 환경에서 Copilot을 구성하고 사용하는 방법과, 개발자가 명확하고 체계적인 맥락을 제공함으로써 결과를 개선할 수 있는 방법을 다룹니다. 설명적인 주석을 작성하고 높은 수준에서 의도를 정의하는 등의 기법을 통해, 간단한 스니펫부터 완전한 함수 및 클래스 구현에 이르기까지 Copilot이 기능적인 코드를 생성하도록 안내하는 방법을 보여줍니다. 코드 생성을 넘어, 이 발표에서는 리팩토링, 디버깅, 코드 이해와 같은 실용적인 사용 사례를 강조합니다. 또한 데이터 처리, 자동화, 데브옵스(DevOps) 워크플로우와 같은 일반적인 영역에서 코파일럿이 문제 식별, 가독성 향상, 개발 가속화를 어떻게 지원할 수 있는지 시연합니다. 아울러 프로젝트 표준 및 개인의 코딩 스타일에 맞춰 코파일럿의 동작을 맞춤 설정하는 전략도 살펴봅니다. 재사용 가능한 프롬프트 템플릿 및 영구적인 지시 파일과 같은 접근 방식을 통해 일관성을 높이고, 반복적인 입력을 줄이며, 도구가 선호하는 코딩 패턴을 따르도록 유도하는 방법에 대해 논의합니다. 마지막으로, 개발 표준을 유지하고, 기여자 간 일관된 결과물을 보장하며, 속도와 적절한 코드 검토 간의 균형을 맞추는 방법을 포함하여 팀 차원의 도입을 위한 모범 사례가 제시됩니다. 전반적으로 이 발표는 AI 지원 코딩을 일상적인 워크플로에 통합하기 위한 실용적인 프레임워크를 제공하여, 개발자들이 실제 엔지니어링 환경에서 고품질의 유지 관리 가능한 소프트웨어를 유지하면서 생산성을 높일 수 있도록 돕습니다.

초광대역(UWB) 애플리케이션을 위한 테스트 프로그램 개발이 점점 더 복잡해짐에 따라, 확장성과 유지보수성이 뛰어나며 효율적인 소프트웨어 접근 방식에 대한 필요성이 커지고 있습니다. 기존 테스트 프로그램을 최신 프로그래밍 환경으로 마이그레이션하면 개발 생산성과 장기적인 지원 가능성을 크게 향상시킬 수 있습니다. 이 발표에서는 IG-XL 11을 사용하여 UWB 테스트 프로그램을 VBT에서 C# .NET으로 변환하는 과정을 설명하며, 현대적인 객체 지향 프로그래밍 프레임워크를 채택할 때의 이점을 강조합니다. 이러한 전환을 통해 기존 및 새로운 라이브러리와 통합하여 코드 재사용성을 높이고, 디버깅 효율을 개선하며, 가독성과 구조성이 뛰어난 코드 설계를 통해 확장성을 강화할 수 있습니다. 이러한 장점들은 개발 노력을 줄이고 복잡한 테스트 솔루션을 생산 환경에 더 빠르게 배포하는 데 기여합니다. 이 발표에서는 연속파 및 변조 RF 측정을 포함한 디지털, 아날로그, RF 테스트 구성 요소의 변환에 대해 다룹니다. 테스트 사례로는 연속 파형 발생 및 캡처, 변조 파형 발생 및 캡처, 송신기 출력, 변조 정확도, 스펙트럼 마스크 등이 있습니다. 또한 변환 과정에서는 새로운 아키텍처 내의 고급 DSP 루틴 통합에 대해서도 다룹니다. 이 테스트 구현은 RF, 디지털 및 아날로그 리소스를 포함한 다양한 계측기를 활용하여, 변환된 프로그램이 완전한 테스트 환경 내에서 어떻게 작동하는지 보여줍니다. 전반적으로, C# .NET으로의 마이그레이션은 고급 UWB 테스트 프로그램을 개발하고 유지 관리하기 위한 견고한 프레임워크를 제공하여 코드 품질을 개선하고, 디버깅 시간을 단축하며, 복잡한 장치의 양산까지 소요되는 시간을 단축합니다.

실리콘 시제품 개발 속도를 높이는 것은 개발 위험을 줄이고 공격적인 시장 출시 목표를 달성하는 데 매우 중요합니다. 기존의 워크플로에서는 벤치 디버깅과 양산 테스트 환경이 분리되는 경우가 많아, 엔지니어들이 패키지화된 소자를 기다리거나 도구와 플랫폼 간 전환을 해야 하는 과정에서 지연이 발생하곤 합니다. 이번 발표에서는 PortBridge와 Lauterbach Trace32 도구를 통합하여 자동화 테스트 장비(ATE)에서 직접 초기 코어 수준 디버깅을 수행할 수 있는 접근 방식을 소개합니다. 이 솔루션은 설계 검증과 양산 테스트 간의 격차를 해소하여, 엔지니어들이 최종 패키징을 기다릴 필요 없이 웨이퍼 단계에서 익숙한 디버깅 워크플로우를 적용할 수 있게 해줍니다. 이 접근 방식의 주요 장점은 벤치 및 ATE 환경 전반에 걸쳐 기존 디버그 방법과 도구를 재사용할 수 있어 워크플로우의 일관성을 높이고 통합 노력을 줄일 수 있다는 점입니다. 이 시스템은 Trace32 기반 기록을 통해 효율적인 패턴 생성을 가능하게 하는 동시에, 공유되고 통합된 디버그 환경을 통해 설계, 소프트웨어 및 테스트 엔지니어링 팀 간의 협업을 지원합니다. 본 발표에서는 이러한 통합이 디바이스 코어와의 실시간 상호작용을 가능하게 하고, 서로 다른 플랫폼에 걸친 다중 검증 주기의 필요성을 줄임으로써 브링업(bring-up) 활동을 어떻게 간소화하는지 중점적으로 다룹니다. 그 결과, 실리콘 초기 단계에서 문제 식별 및 해결 속도가 빨라집니다. 실제 구현 사례를 통해 브링업 시간의 대폭 단축을 비롯한 개발 효율성의 가시적인 개선이 입증되었으며, 이는 생산 환경에서 이 접근 방식의 효과성을 확인시켜 줍니다. 전반적으로 이 방법론은 디버그 주기를 단축하고, 팀 간 협업을 개선하며, 실리콘 검증 속도를 가속화함으로써 지속적인 개선 및 향후 디바이스 아키텍처에 대한 유연성을 유지하면서 제품 개발 속도를 높여줍니다.

반도체 테스트용 디바이스 인터페이스 보드(DIB) 설계는 복잡하고 시간이 많이 소요되는 과정으로, 엔지니어들은 전기적, 타이밍 및 라우팅 제약 조건을 충족하면서 수백 개의 디바이스 핀을 적절한 테스트 장비에 매핑해야 합니다. 이 과정에는 종종 반복적인 의사 결정과 수동 최적화가 수반되어 개발 기간이 길어지고 설계 오류 위험이 높아집니다. 이번 UltraFLEXplus ETS-800 UltraFLEXplus 아날로그 및 디지털 디바이스 테스트를 위한 DIB(디바이스 인터페이스 보드) 설계 시 자원 할당을 최적화하는 머신 러닝 기반 접근 방식을 소개합니다. 이 솔루션은 설계 프로세스의 핵심 단계를 자동화하여 수동 반복 작업에 대한 의존도를 줄이는 구조화된 프레임워크를 활용합니다. 이 방법론은 두 단계로 구성된 워크플로우로 이루어져 있습니다. 첫 번째 단계는 해당 분야의 전문 지식과 휴리스틱 평가를 바탕으로 한 점수 시스템을 활용하여 지능형 계측기를 선정하는 데 중점을 둡니다. 두 번째 단계에서는 리소스를 고려한 채널 할당을 수행하여, 설계 제약 조건을 충족하면서 사용 가능한 하드웨어를 효율적으로 활용할 수 있도록 합니다. 머신 러닝 기법과 전문가 주도 규칙을 결합함으로써, 이 프레임워크는 의사 결정의 일관성을 높이고 설계 프로세스를 가속화합니다. 이를 통해 신호를 리소스에 더 정확하게 매핑할 수 있으며, 비용이 많이 드는 기판 수정으로 이어질 수 있는 설계 비효율성의 가능성을 줄여줍니다. 이 접근 방식의 결과는 개발 시간이 대폭 단축되었음을 보여주며, 기존에는 며칠이 걸리던 프로세스를 단 몇 시간 만에 완료할 수 있게 만들었습니다. 또한, 개선된 할당 전략은 전반적인 설계 품질을 높이고 더 효율적인 테스트 실행을 지원합니다. 전반적으로 이 솔루션은 DIB 설계 워크플로우를 현대화하고, 생산성을 향상시키며, 점점 더 복잡해지는 반도체 소자를 위한 테스트 솔루션을 더 빠르게 배포할 수 있도록 지원하는 확장 가능하고 실용적인 프레임워크를 제공합니다.

반도체 제조 과정에서 트리밍은 목표 사양을 충족하기 위해 트리밍 코드를 프로그래밍하여 소자의 내부 매개변수를 조정하는 핵심 공정입니다. 이 단계는 공정 변동을 보정하고 일관된 소자 성능을 보장합니다. 그러나 여러 생산 현장에 걸쳐 효율적인 트리밍 루틴을 구현하는 것은 정확성과 전체 테스트 시간 측면에서 모두 어려움을 수반합니다. 본 발표에서는 유연성, 확장성 및 다양한 테스트 애플리케이션 간 통합 용이성을 고려하여 설계된 범용 트리밍 프레임워크를 소개합니다. 이 솔루션은 사용자 정의 범위 내에서 최적의 트리밍 반복 횟수를 결정하고 가장 정확한 트리밍 코드를 식별하는 효율적인 이진 탐색 접근 방식을 기반으로 합니다. 이 알고리즘은 각 활성 사이트의 측정 결과를 바탕으로 탐색 범위를 동적으로 조정하며, 정의된 기준을 충족하는 사이트는 프로세스에서 제외합니다. 이러한 적응형 접근 방식을 통해 불필요한 반복을 최소화하면서 모든 사이트를 병렬로 처리할 수 있어 테스트 효율성이 크게 향상됩니다. 이 프레임워크는 재사용 가능한 모듈로 구현되어 여러 계측기에 배포될 수 있으며, 프로토콜 인식 환경과 PortBridge 기반 환경을 포함한 다양한 테스트 방법론과 통합될 수 있습니다. 전반적으로 이 접근 방식은 트리밍 정확도를 높이고 전체 테스트 시간을 단축하며, 대량 반도체 생산을 위한 확장 가능한 솔루션을 제공함으로써 광범위한 애플리케이션에서 보다 효율적이고 일관된 소자 보정을 가능하게 합니다.

테라다인의 다양한 소프트웨어 생태계를 관리하는 것은 테스트 엔지니어와 관리자에게 상당한 어려움을 안겨줍니다. 핵심 도구가 eKnowledge 전반에 분산되어 있어, 사용자들은 버전 종속성, 호환성 요구 사항, 도구 검색의 어려움 등이 얽힌 복잡한 문제에 직면하게 됩니다. 여러 버전의 IGXL을 지원해야 할 경우 이러한 복잡성은 더욱 가중되는데, 각 버전마다 특정 도구 버전의 일치가 필요하기 때문에 관리 부담이 증가하고 잠재적인 구성 오류가 발생할 수 있습니다. 테라다인의 중앙 집중식 구성 플랫폼은 통합된 소프트웨어 관리를 통해 이러한 복잡성을 해소하도록 설계되었습니다. 당사의 솔루션은 생태계 전반에 걸쳐 버전 호환성을 유지하면서 모든 테라다인 도구를 검색, 설치 및 관리할 수 있는 단일 인터페이스를 제공합니다. 이 플랫폼은 사용자 워크플로우와 설치된 구성을 기반으로 관련 도구를 제안하는 지능형 추천 엔진을 갖추고 있어, 엔지니어들이 그렇지 않으면 간과했을 수도 있는 생산성 향상 유틸리티를 발견할 수 있도록 돕습니다. 확장 가능한 플러그인 아키텍처를 기반으로 구축된 이 플랫폼은 사용자 지정 도구 및 타사 유틸리티의 원활한 통합을 지원하여, 조직이 중앙 집중식 감독을 유지하면서 소프트웨어 환경을 맞춤화할 수 있도록 합니다. 각 도구는 운영 상태를 전송하여 실시간 시스템 상태 모니터링을 제공합니다. 에어갭(air-gapped) 환경의 경우, 이 플랫폼은 엔터프라이즈 배포 기능을 포함하여 IT 관리자가 보안 프로토콜을 준수하면서 선별된 도구 패키지와 업데이트를 배포할 수 있도록 지원합니다. 이러한 포괄적인 접근 방식은 소프트웨어 관리를 파편화되고 시간이 많이 소요되는 과정에서 엔지니어링 생산성을 극대화하고 구성 관련 다운타임을 줄여주는 효율적인 워크플로로 변화시킵니다.

반도체 테스트 작업에서 생성되는 데이터 세트의 종류가 점점 다양해지고 있으며, 이러한 데이터 소스 중 상당수는 표준 테스트 데이터 형식(STDF)을 따르지 않습니다. PDF Exensio는 STDF에 대한 강력한 기본 지원을 제공하지만, 여전히 많은 고객사가 레거시 워크플로우나 운영상의 요구 사항에 따라 독자적인 ASCII 기반 데이터 로그를 생성하고 있습니다. 이러한 비표준 형식은 데이터 온보딩 속도를 저하시키고, 일관된 데이터 수집 및 확장 가능한 분석에 장애물이 될 수 있습니다. 이번 발표에서는 고객별 ASCII 데이터 로그를 PDF Exensio 가져오기 워크플로우와 호환되는 구조로 변환하는 간소화된 방법을 소개합니다. 이 접근 방식은 필요한 실행 컨텍스트와 메타데이터를 준비하는 자동화된 전처리 단계로 시작됩니다. 그런 다음 Exensio의 구성 가능한 가져오기 도구를 사용하여 테스트 이름, 테스트 번호, 사이트 정보, 파라메트릭 결과 등 주요 필드를 매핑합니다. 한 번 정의된 데이터 정의 구성은 저장하여 재사용할 수 있으므로, 향후 동일한 형식의 데이터 로그를 최소한의 추가 노력으로 수집할 수 있습니다. 이 접근 방식은 비-STDF ASCII 데이터 로그의 반복적인 수집을 가능하게 함으로써 엔지니어링 업무 부담을 줄이고, 분석에 소요되는 시간을 단축하며, 다양한 고객 정의 데이터 로그 형식을 아우르는 유연한 분석 플랫폼으로서 PDF Exensio의 유용성을 확대합니다.

장치를 정확하게 테스트하는 것은 언제나 최우선 과제입니다. 하지만 일단 정확도가 확보되면, 초점은 테스트 시간 단축으로 옮겨갑니다. 테스트 정확도에 영향을 미치는 요인을 파악하면 테스트 시간을 단축할 수 있는 방법도 찾을 수 있습니다. EVM 테스트의 정확도는 게인, FS, IF 값과 같은 계측기 매개변수를 비롯한 다양한 설정에 의해 영향을 받을 수 있습니다. 종종 간과되는 설정 중 하나는 변조 밀도, 즉 QAM 레벨입니다. 신호 대 잡음비(SNR)가 저하되는 저전력 환경과 같은 까다로운 조건에서는 4096 QAM과 같은 고차 QAM을 사용할 경우 EVM 측정 결과가 부정확해지는 경우가 많습니다. 이번 발표에서는 현재 조건에서 디바이스 테스트에 사용할 올바른 파형을 선정하는 방법을 다룰 것입니다. 또한 변조 대역폭에 따라 적절한 샘플링 속도와 중간 주파수를 선택하는 방법, EVM 성능 저하의 원인을 파악하는 데 도움이 되는 콘스텔레이션 다이어그램 평가 방법, 그리고 마지막으로 테스트 시간을 단축하기 위한 실용적인 방법들을 소개합니다. 반대로, 동일한 조건에서 16QAM과 같은 저차 QAM을 사용하면 여전히 정확한 결과를 얻을 수 있습니다. 정확성이 확보되면 사용자는 다양한 테스트 시간 단축 기법이 측정 정밀도에 영향을 미치는지 평가할 수 있습니다. 테스트 시간을 단축하는 가장 효과적인 방법은 처리되는 샘플 수를 줄이는 것이며, 이는 테스트의 시간 요소를 제한하거나 샘플링 속도를 낮춤으로써 달성할 수 있습니다. 변조 테스트 시간을 최적화한 후, 테스트 시간을 단축하기 위한 마지막 고려 사항은 프로그램 흐름을 간소화하고 DSP 컴퓨터를 효율적으로 활용하는 것입니다. 정확성을 최우선으로 삼으면 테스트 결과에 대한 신뢰도가 높아져, 테스트 시간을 단축하는 데 있어 논리적인 접근이 가능해집니다. 궁극적으로 이는 가능한 한 높은 수율 정확도를 유지하면서 테스트 기간을 단축함으로써 비용 절감으로 이어집니다.

Wi-Fi 7 및 LTE와 같은 차세대 무선 기기를 테스트하려면, 생산 환경에서 높은 처리량을 유지하면서 점점 더 복잡해지는 RF 환경을 관리할 수 있는 첨단 방법이 필요합니다. 정확한 측정 성능을 확보하면서 전체 테스트 시간을 단축하는 것은 대량 생산에서 직면하는 핵심 과제입니다. 본 발표에서는 다중 RF 리소스를 갖춘 x16 DIB 구성을 사용하여 UltraFLEXplus Wi-Fi 7 및 LTE 테스트 솔루션을 개발하고 최적화한 과정을 설명합니다. 이 연구는 첨단 변조 방식과 광대역 요구 사항에 대해 높은 측정 정확도를 유지하면서 효율성을 개선하는 데 중점을 둡니다. 해결해야 할 주요 과제로는 테스트 시간 단축과 광대역 작동 및 고차 변조 성능과 같은 핵심 RF 매개변수의 검증 등이 있습니다. 이러한 요구 사항을 충족하기 위해 테스트 실행과 프로그램 설정을 간소화하는 맞춤형 RF 라이브러리를 개발하여, 복잡한 측정 루틴을 보다 효율적으로 처리할 수 있게 되었습니다. 또한 본 발표에서는 까다로운 조건 하에서 성능을 검증하기 위한 특수한 테스트 구성을 포함한 신호 품질 평가 방법론에 대해서도 중점적으로 다룹니다. DIB 설계 시 고려 사항과 RF 계측 장비에서 직면한 한계 등 프로젝트에서 얻은 교훈을 공유함으로써, 향후 구현을 위한 실질적인 지침을 제공합니다. 측정 결과는 테스트 흐름 전반에 걸쳐 효율성과 병렬 성능이 모두 크게 향상되었음을 보여주며, 높은 처리량과 일관성을 유지하면서 테스트 시간이 현저히 단축되었음을 입증합니다. 전반적으로 이 접근 방식은 첨단 무선 기기를 위한 확장 가능하고 최적화된 테스트 솔루션을 제공하여, 신흥 통신 기술의 효율적인 생산 테스트를 지원합니다.

현대 전자 기기에 대한 테스트 요구 사항은 점점 더 복잡해지고 있으며, 이에 따라 더 높은 측정 정확도, 채널 밀도 증대, 그리고 첨단 기기 아키텍처에 대한 지원이 요구되고 있습니다. 이러한 변화하는 요구 사항을 충족하는 것은 고전압 테스트 환경에서 성능과 효율성을 유지하는 데 매우 중요합니다. 이번 발표에서는 이러한 요구 사항을 충족하면서 전반적인 테스트 효율성을 향상시키도록 설계된 고전압 계측기인 UVI96을 소개합니다. UVI264를 기반으로 하는 UVI96은 통합 고전압 채널, 시간 측정 장치, 차동 전압 측정 기능 및 정밀 기준 전원을 통해 까다로운 애플리케이션을 지원하는 플로팅 계측기 아키텍처를 채택하고 있습니다. 본 발표에서는 이 계측기의 주요 기능 블록과 시스템 내에서의 역할에 대해 심층적으로 개괄합니다. 또한 넓은 전압 범위에서 작동을 가능하게 하는 플로팅 아키텍처의 구현 방식을 설명하고, 안정적이고 정확한 측정을 보장하기 위해 해당 환경에서 전류를 관리하고 균형을 맞추는 전략을 제시합니다. 이 아키텍처가 실제 고전압 테스트 시나리오를 어떻게 지원하는지 보여주기 위해 적용 사례가 제시되며, 이를 통해 정확도, 유연성 및 시스템 효율성의 개선점을 강조합니다. 전반적으로 UVI96은 첨단 고전압 테스트를 위한 확장 가능한 솔루션을 제공하여, 엔지니어들이 생산 환경에서 정밀도와 성능을 유지하면서 점점 더 복잡해지는 장치 요구 사항을 해결할 수 있도록 지원합니다.

자동차용 밀리미터파 레이더는 첨단 운전자 보조 시스템(ADAS)의 핵심 감지 기술로 자리 잡았으며, 주파수 변조 연속파(FMCW) 신호를 활용해 물체의 거리, 속도 및 각도를 정확하게 측정합니다. 이러한 시스템이 대량 생산 단계로 접어들면서, FMCW 성능 검증은 상당한 기술적 과제를 제기하고 있습니다. 스윕 대역폭, 주파수 경사, 처프 주기 시간, 적분 비선형성과 같은 중요한 처프 매개변수는 레이더의 정확도와 시스템 신뢰성에 직접적인 영향을 미칩니다. 동시에, 밀리미터파 주파수 대역에서 작동하려면 정밀한 주파수 변환 및 보정, 신속한 처프 획득을 지원하는 고속 데이터 캡처, 그리고 정확한 측정을 보장하기 위한 정밀한 타이밍 동기화가 필요합니다. 본 발표에서는 UltraWave24G 및 DX81 계측기를 활용하여 UltraFLEXplus 기반으로 구축된 포괄적인 FMCW 테스트 솔루션을 소개합니다. 이 접근 방식은 하드웨어 아키텍처부터 소프트웨어 구현에 이르기까지 전체 테스트 워크플로우를 다룹니다. IG-XL 소프트웨어와 임베디드 DSP 처리를 사용하여, 이 시스템은 다운컨버전된 FMCW 처프 신호를 캡처하고, 디지털 IQ 복조를 수행하며, 주파수 변조 프로파일을 재구성하여 핵심 성능 지표를 추출합니다. 본 발표에서는 이러한 기술을 통해 생산 환경에 적합한 효율성을 유지하면서 스윕 대역폭, 주파수 경사도 및 적분 비선형성을 정확하게 측정하는 방법을 설명합니다. 검증 결과는 이 솔루션의 안정성, 확장성 및 재현성을 강조하며, 대량 생산 환경에서 고성능 밀리미터파 레이더 테스트를 지원할 수 있는 능력을 입증합니다.

마이크로LED 기술은 전력 효율, 밝기, 무기물 솔루션으로서의 내구성, 그리고 증강현실(AR) 및 가상현실(VR)과 같은 신흥 응용 분야에 대한 확장성 등의 장점 덕분에 점점 더 많은 주목을 받고 있습니다. 이 기술은 차세대 디스플레이 시스템의 핵심 기반 기술로 자리매김하고 있을 뿐만 아니라, 레이저 기반 솔루션에 비해 통합이 더 간편하다는 장점을 바탕으로 단거리 데이터 통신 분야에서도 관심을 끌고 있습니다. 이러한 장점에도 불구하고, 마이크로LED 소자 테스트에는 상당한 어려움이 따릅니다. 이 기술은 아직 성숙 단계에 있으며, 웨이퍼당 발광 소자의 밀도가 높아 측정 및 데이터 처리 과정이 상당히 복잡해집니다. AR 및 VR과 같은 응용 분야의 경우, 도파관으로의 낮은 광 결합 효율과 인간의 시각적 인식을 반영하는 방식으로 성능을 특성화해야 하는 필요성에서 추가적인 어려움이 발생합니다. 이 발표에서는 마이크로LED 테스트와 관련된 주요 과제를 살펴보고, 이러한 한계를 극복하기 위한 현재의 접근 방식을 검토합니다. 이 발표에서는 방대한 수의 소자를 관리하고, 측정 일관성을 개선하며, 전기적 및 광학적 성능을 모두 정확하게 파악할 수 있도록 테스트 방법론을 조정하는 전략에 대해 논의합니다. 또한 처리량, 재현성 및 수율 최적화가 중요한 대량 생산을 지원하기 위해 테스트 솔루션을 확장할 때 고려해야 할 사항들도 강조합니다. 전반적으로, 이 연구는 마이크로LED 기술에 대한 진화하는 테스트 요구 사항에 대한 통찰력을 제공하고, 이 기술이 신흥 기술에서 성숙한 대량 생산 단계로 전환되는 것을 뒷받침하는 실용적인 접근 방식을 제시합니다.

SiC, MOSFET, IGBT와 같은 전력 소자의 AC 스위칭 테스트는 스위칭 속도와 전력 손실을 포함한 동적 성능을 평가하는 데 필수적입니다. 그러나 이러한 테스트는 특히 소자 한계 근처에서 작동하거나 불일치 조건 하에서 수행될 때 본질적으로 높은 위험을 수반합니다. 이러한 상황에서는 과도한 전류나 래치업 현상이 발생할 수 있으며, 이는 소자 손상이나 완전한 고장으로 이어질 가능성이 있습니다. 본 발표는 AC 스위칭 테스트 중 과전류로 인한 고장 문제를 다루며, 테스트의 안전성과 신뢰성을 향상시키기 위해 고안된 보호 방안을 소개합니다. 먼저 래치업의 근본적인 메커니즘을 검토하고, 고부하 테스트 중 파괴적인 사건을 유발할 수 있는 조건을 파악합니다. 이러한 분석을 바탕으로, 테스트 시스템 내 핵심 안전 장치로서 과전류 보호 회로를 제시합니다. 이 회로는 전류 상태를 실시간으로 모니터링하며, 비정상적인 상황에서 구동 신호를 차단하여 장치를 신속하게 비활성화함으로써 상황의 추가 악화를 방지하고 장치를 손상으로부터 보호합니다. 빠른 과도 조건에서도 안정적인 작동을 보장하기 위해 감지 민감도, 응답 시간, 테스트 환경과의 통합 등 주요 설계 고려 사항이 논의된다. 실험 결과는 제안된 보호 방식이 과전류 현상을 정확하게 감지하고 치명적인 고장을 방지할 수 있을 만큼 신속하게 대응할 수 있음을 입증한다. 전반적으로 이 솔루션은 더 안전하고 견고한 AC 스위칭 테스트를 가능하게 하여, 엔지니어들이 위험을 줄이면서 까다로운 조건에서 소자의 성능을 평가할 수 있게 하고, 테스트 신뢰성을 향상시키며, 특성 분석 및 생산 테스트 과정에서 고가의 소자를 보호한다.

반도체 생산 과정에서 소자의 스위칭 성능과 신뢰성을 평가하기 위해서는 정확한 정전용량 및 저항 측정이 필수적입니다. 웨이퍼 수준에서 입력 정전용량 및 게이트 저항과 같은 파라미터는 특히 민감하므로, 대량 생산을 지원하기 위해서는 높은 정밀도와 효율적인 측정 기술이 모두 필요합니다. 본 발표에서는 대구경 웨이퍼의 입력 정전용량 및 게이트 저항을 측정하기 위한 병렬 측정 기법의 개발 및 최적화에 대해 설명합니다. 기존의 직렬 측정 방식은 테스트 시간이 길어지는 경우가 많아 전반적인 생산성과 처리량을 제한하는 요인이 됩니다. 이러한 과제를 해결하기 위해, 측정 정확도를 유지하면서 효율성을 높이기 위해 여러 대의 LCR 계측기를 사용하는 병렬 측정 구성을 구현했습니다. 이 접근 방식을 통해 여러 채널에서 동시에 데이터를 수집할 수 있어 총 측정 시간을 대폭 단축할 수 있습니다. 또한, 대형 웨이퍼에서 안정적인 게이트 저항 측정을 달성하기 위한 방법을 검토하며, 재현 가능하고 신뢰할 수 있는 결과를 보장하기 위한 교정 전략과 접지 기법에 중점을 둡니다. 그 결과는 웨이퍼 레벨 정전용량 및 저항 테스트의 성능과 효율성을 모두 향상시키는 실용적인 해결책을 보여줍니다. 전반적으로, 이 연구는 정밀도를 유지하면서 테스트 처리량을 향상시키는 확장 가능한 접근 방식을 제공하며, 대량 반도체 생산 환경에 귀중한 지침을 제시합니다.

전력 및 이산 소자 애플리케이션을 위한 기존 하드웨어 아키텍처는 대개 중앙 집중식 PCB 설계에 의존하며, 이 경우 주변 모듈은 주로 보조 회로 블록의 역할을 수행합니다. 이 접근 방식은 효과적이긴 하지만, 확장성, 통합 복잡성 및 단일 고장 지점과 관련된 한계를 초래할 수 있습니다. 이번 발표에서는 각 모듈 내에 독립적인 제어 기능을 내장하고 표준화된 인터페이스를 통해 모듈들을 연결함으로써 기존 모델을 재정의하는 분산형 하드웨어 아키텍처를 소개합니다. 이러한 구조는 유연한 스태킹, 확장 가능한 시스템 구성, 향상된 모듈성을 가능하게 하여 중앙 집중식 설계와 관련된 많은 제약 사항을 해소합니다. 이 접근 방식의 핵심 요소는 플로팅 전원 도메인 내에서 작동하는 모듈형 컨트롤러의 개발로, 이를 통해 접지 기준 설계에서 흔히 발생하는 노이즈 관련 문제를 효과적으로 격리하고 완화할 수 있습니다. 이를 통해 중앙 보드를 통한 공유 제어 라우팅의 필요성을 제거함으로써 시스템 통합을 단순화하는 동시에 더 안정적인 작동을 보장합니다. 하드웨어 모듈은 플랫폼 수준의 표준화를 지원하고 다양한 애플리케이션 간 재사용이 용이하도록 컴팩트한 카드 기반 폼 팩터로 설계되었습니다. 이러한 모듈식 설계 접근 방식은 설계 반복 작업을 줄이고, 시스템 유지보수성을 향상시키며, 모듈 수준에서의 오류 격리 기능을 강화합니다. 비교 평가 결과, 분산형 아키텍처는 통합 복잡성을 줄이고 개발 주기를 단축하는 동시에 신뢰성과 확장성을 향상시키는 것으로 나타났습니다. 전반적으로 이 접근 방식은 향후 하드웨어 시스템 개발을 위한 보다 견고하고 유연한 기반을 제공하여, 확장 가능한 확장성, 간소화된 설계 프로세스, 그리고 향상된 장기적 성능을 가능하게 합니다.

6-in-1 전력 모듈의 테스트는 소켓과 디바이스 인터페이스 보드(DIB)로 인해 발생하는 기생 인덕턴스와 커패시턴스로 인해 상당한 어려움을 겪습니다. 이러한 기생 효과는 발진 및 위상 간 측정 편차를 유발할 수 있으므로, 개발 과정에서 신중한 설계 고려와 광범위한 검증이 필요합니다. 이 발표에서는 다상 전력 모듈의 측정 안정성을 향상시키기 위한 실용적이고 비용 효율적인 접근 방식을 소개합니다. 이 방법은 기존의 2-in-1 테스트 자산을 활용하고, 테스트 중 개별 위상을 분리하기 위해 멀티 터치다운 측정 기법을 적용합니다. 기생 요소의 영향을 줄임으로써, 이 접근 방식은 발진을 효과적으로 억제하고 모든 위상에 걸쳐 측정 결과의 일관성과 신뢰성을 향상시킵니다. 또한 복잡한 DIB 재설계 및 광범위한 사전 검증의 필요성을 최소화하여 개발 워크플로우를 간소화하는 데 기여합니다. 본 논의에서는 정확한 위상 분리를 보장하기 위한 테스트 설정 전략 및 측정 순서를 포함하여, 이 방법을 구현할 때 고려해야 할 주요 사항들을 강조합니다. 전반적으로 이 솔루션은 첨단 전력 소자 테스트에서 측정 정확도와 신뢰성을 향상시키는 확장 가능하고 저비용의 방법을 제공함으로써, 점점 더 복잡해지는 다상 모듈의 검증 및 생산을 더욱 효율적으로 지원합니다.

전기 모빌리티 분야에서 48V 전원 아키텍처가 널리 채택됨에 따라, 성능, 견고성 및 안전성을 보장하기 위해 전원 모듈에 대한 정확한 검증의 필요성이 대두되고 있습니다. 이 발표에서는 신뢰할 수 있는 측정 결과를 얻기 위해 테스트 설비 내 기생 인덕턴스를 최소화하는 데 중점을 둔, 80V 전원 모듈을 위한 체계적인 테스트 방법론을 설명합니다. 전기적 성능은 효율 측정, AC 및 DC 파라미터 특성 분석, 그리고 정상 상태 및 과도 작동 조건 하에서의 동적 응답 분석을 통해 평가됩니다. 특히 테스트 환경의 물리적 구현에 중점을 두어, 입력, 출력 및 계측기 연결부에서 루프 인덕턴스를 줄이는 것이 높은 di/dt 현상 발생 시 전압 오버슈트, 링잉 및 보호 메커니즘의 의도하지 않은 작동을 최소화하는 데 얼마나 중요한지 보여줍니다. 과전류 및 단락 보호를 포함한 보호 기능 또한 전반적인 시험 접근 방식의 일환으로 검증됩니다. 이 방법론은 측정 재현성을 향상시키고 실제 전기 이동 수단 작동 조건과의 상관관계를 강화하는 모범 사례를 강조합니다.

이 발표에서는 실리콘 카바이드(SiC) 전력 소자의 고급 오프 상태 특성 분석을 위해 최대 8 kV를 공급하도록 설계된 고전압 계측 플랫폼을 소개합니다. 소자의 항복 전압이 수 킬로볼트 대까지 지속적으로 증가함에 따라, 테스트 환경에는 더 높은 전압 공급 능력, 향상된 절연 성능, 그리고 강화된 측정 기능이 요구되고 있습니다. 이 플랫폼은 이러한 요구 사항을 충족하도록 설계되어 BVDSS 및 IDSS와 같은 주요 오프 상태 파라미터를 정밀하고 재현성 있게 평가할 수 있게 해줍니다. 또한 통합된 보호 메커니즘과 프로그래밍 가능한 전압 램프 프로파일을 탑재하여 다양한 테스트 조건에서 안전한 작동과 일관된 측정 결과를 보장합니다. ETS-88 포함한 자동화 ATE 시스템에 통합되도록 설계된 이 솔루션은 동기화된 제어 인터페이스, 안전 인터록, 그리고 특성 분석 및 양산 테스트 흐름 모두에 적합한 구성 옵션을 지원합니다. 전반적으로 이 장비는 차세대 실리콘 카바이드(SiC) 소자 개발, 신뢰성 선별 및 대량 생산을 위한 확장 가능하고 신뢰할 수 있는 솔루션을 제공함으로써 고전압 테스트 분야의 핵심적인 요구 사항을 충족시킵니다.

실리콘 카바이드(SiC) 소자는 전기차 및 태양광 발전 시스템과 같은 고전력 응용 분야에서 기존의 실리콘 기반 기술을 빠르게 대체하고 있습니다. 동시에, AI 데이터 센터의 전력 수요 증가로 인해 고전압 DC 아키텍처로의 전환이 가속화되고 있으며, 800V 이상에서 뛰어난 성능을 발휘하는 SiC 소자가 이를 가능하게 하는 핵심 요소로 부상하고 있습니다. 이러한 응용 분야는 탁월한 신뢰성을 요구하므로, 장기적인 시스템 안정성을 위해 단락 내성 및 고전류 성능에 대한 정확한 평가가 필수적입니다. 본 발표에서는 SiC 소재의 물성과 빠른 스위칭 특성으로 인해 발생하는 SiC 소자의 단락 테스트와 관련된 과제를 살펴봅니다. 단락 전류는 정격 전류의 수 배에 달할 수 있으며, 극도로 높은 di/dt 및 dv/dt 조건이 발생하므로 낮은 기생 인덕턴스를 유지하면서 높은 피크 전류를 공급할 수 있는 테스트 시스템이 필요합니다. 또한 이러한 조건은 상당한 전자기 간섭을 유발하여 게이트 드라이버 설계 및 측정 안정성에 대한 추가적인 요구 사항을 제기합니다. 본 논의에서는 이러한 과제를 해결하기 위해 설계된 고전력 ATE 기반 테스트 솔루션을 소개합니다. 이 접근 방식은 시스템 안정성과 측정 정확도를 유지하면서 단락 조건에서 높은 전류 레벨을 정확하게 측정할 수 있게 해줍니다. 특히, 고전류 테스트 중 발생하는 전압 강하 효과를 극복하고, 까다로운 애플리케이션 요구 사항을 충족하기 위해 테스트 시스템의 성능 한계를 확장하는 데 중점을 둡니다. 또한, 이 솔루션은 극한 조건 하에서 게이트 드라이버의 성능을 평가하며, 특히 절연 및 노이즈 내성에 중점을 두어 고속 스위칭 시에도 안정적인 작동을 보장합니다. 전반적으로, 이 방법론은 SiC 소자의 핵심 신뢰성 특성을 검증하기 위한 견고한 프레임워크를 제공하여, 차세대 전기차 및 AI 데이터 센터 전력 시스템에 SiC 소자를 적용할 수 있도록 지원함과 동시에 확장 가능한 대량 생산 테스트를 가능하게 합니다.

고전압 전력 반도체 웨이퍼 테스트 중 발생하는 아크 현상은 수십 년 동안 골칫거리로 남아왔습니다. 차량의 전기화와 AI 전력 수요 증가는 WBG 기술의 도입을 가속화하고 있으며, 이 기술은 빠르게 더 높은 전압과 전력 밀도 영역으로 확장되고 있습니다. 이러한 새로운 시장 수요를 충족하기 위해 요구 사항도 변화하고 있습니다. 이러한 소자 유형의 특징은 다음과 같습니다: • 전력 밀도 증가, 소자 기하학적 구조 소형화 • 더 큰 웨이퍼(300mm)로의 전환, 더 많은 병렬 테스트 사이트 필요 • 시스템 효율 향상, 더 빠른 스위칭 속도 • 기술 성숙화, 웨이퍼 수율 저하 이러한 기술적 요구사항과 더불어 시장 수요를 충족하기 위해 고전압 소자를 확대해야 하는 비즈니스적 필요성이 결합되면서, 웨이퍼 테스트 시 아크 발생 빈도와 심각도가 증가하고 있습니다. 본 발표에서는 시장 동향, 웨이퍼에서 발생하는 아크의 유형, 아크가 시스템 및 웨이퍼에 미치는 영향, 표준적인 위험 완화 방안, 에너지 관리 기법, 그리고 마지막으로 기술적·비즈니스적 상충 관계를 검토할 것입니다.

랙당 전력 소비량이 100kW를 초과하는 AI 서버와 대규모 GPU 클러스터의 급속한 성장은 전력 관리 IC(PMIC) 시장에 중대한 변화를 주도하고 있습니다. 이러한 추세는 고성능 DrMOS 소자와 같은 고효율 통합 솔루션에 대한 수요를 가속화하고 있으며, AI 서버 부문을 차세대 PMIC 기술의 핵심 성장 동력으로 자리매김하고 있습니다. 고전류 DrMOS 소자의 테스트에는 몇 가지 기술적 과제가 있습니다. 그중 가장 중요한 과제 중 하나는 기생 저항과 자체 발열의 영향을 크게 받을 수 있는 초저 온저항(RDS(on))을 정확하게 측정하는 것입니다. 이러한 과제를 해결하려면 측정 정확도를 보장하기 위해 단파형 측정 및 켈빈 센싱 방법과 같은 첨단 기술이 필요합니다. 본 발표에서는 DrMOS 및 스마트 파워 스테이지를 포함한 고전력 및 고전류 애플리케이션을 위해 설계된 테스트 솔루션을 중점적으로 다룹니다. 또한 까다로운 생산 환경에서도 신뢰할 수 있는 검증을 가능하게 하는 데 초점을 맞추어, 이러한 접근 방식이 주요 측정 과제를 어떻게 해결하고 테스트 정확도와 효율성을 향상시키는지 살펴봅니다.

HSD 64는 2024년에 ETS 800 플랫폼으로 출시되었습니다. 이전에 소개 논문( ETS-800 HSD-64 소개’)이 발표된 바 있으나, 본 논문은 공식 출시 이후 해당 기기에 대한 심층적인 분석을 제공하기 위해 작성되었습니다. HSD-32에 비해 채널 밀도가 두 배로 증가한 HSD 64는 사이트 수 효율성을 높이고 테스트 비용(COT)을 절감하지만, 가장 큰 발전은 확장된 기능 세트에 있습니다. 여기에는 비동기 및 계층형 디바이스 통신 프로토콜을 지원하는 DSSC 멀티 엔진, 팬아웃 기능을 갖춘 1:8 방식의 멀티플렉서인 DIB 액세스, 그리고 HSD-32에서 개발된 애플리케이션을 위한 소프트웨어 에뮬레이션 모드 등의 기능이 포함됩니다. 호환성은 여전히 핵심 요소이므로, HSD 64의 에뮬레이션 성능 모드와 제한 사항에 대해 심도 있게 논의하며, API 및 패턴 기반 작업에 대한 에뮬레이션 동작을 상세히 설명합니다. 또한 DC 정확도 개선, 메모리 , 패턴 실행 시간 등 다양한 성능 관련 주제를 다룰 예정입니다. 이 심층 분석을 통해 사용자는 기존 HSD 32 애플리케이션에서 원활하게 전환하면서 HSD 64의 가치를 극대화할 수 있는 실질적인 지침을 얻을 수 있습니다.

이 프레젠테이션은 OMS 계측기의 기능과 초기 성능 결과를 요약하며, 배터리 관리 시스템, 전압 기준 소스 및 기타 전력 관리 장치와 같은 정밀 측정 응용 분야에서 OMS가 수행하는 역할을 중점적으로 다룹니다. OMS는 QMS와 하드웨어 및 API 수준에서 호환성을 유지하므로, 시스템 변경을 최소화하면서 동일한 슬롯에 장착할 수 있습니다. 간단한 구성 업데이트를 통해 기존 QMS 채널을 OMS에 매핑할 수 있어, 기존 테스트 환경 내에서 원활한 전환이 가능합니다. 높은 측정 정확도를 달성하기 위해 OMS는 키사이트(Keysight) 3458A 디지털 멀티미터, 플루크(Fluke) 732C 전압 기준 소자, 전용 교정 DIB 등 정밀 계측기를 사용하여 교정됩니다. OMS는 8개의 채널을 갖추고 있으며, 각 채널에는 고해상도 24비트 ADC, 고속 14비트 ADC 및 20비트 기준 DAC가 통합되어 있습니다. 이 아키텍처는 ADC와 DAC의 동시 작동을 가능하게 하며, 자동 및 주문형 자체 교정 기능을 모두 갖춘 온도 안정화 전압 기준기가 이를 지원합니다. 다양한 정밀 애플리케이션에 걸친 측정 정확도, 안정성 및 전반적인 시스템 성능을 입증하는 초기 성능 결과가 제시됩니다.

ETS-800 고전류 AWG 패턴을 실행할 경우, 전체 테스트 시간에 부정적인 영향을 주지 않으면서 SPMB 부스터 레일 전압을 안정적으로 유지하는 데 어려움이 따릅니다. 기존의 접근 방식은 지연 시간을 수동으로 삽입하고 반복적인 조정을 통해 최적화하는 데 의존하기 때문에, 종종 과도한 대기 시간이 발생하고 효율성이 저하되는 결과를 초래합니다. 이 발표에서는 AWG 패턴 실행 중 성능을 최적화하는 동적 부스터 레일 관리를 위한 적응형 솔루션을 소개합니다. 이 방법은 실행 전에 사용자가 정의한 AWG 패턴을 분석하여 예상되는 전압 방전 거동을 예측하고, 정상적인 작동을 위해 필요한 레일 전압을 결정합니다. 이 예측을 바탕으로 알고리즘은 레일이 재충전되는 데 필요한 최소한의 지연 시간만 적용하여 불필요한 유휴 시간을 방지합니다. 실행 중 시스템은 레일 상태를 지속적으로 모니터링하고 타이밍을 동적으로 조정하여 목표 전압이 달성되도록 보장하므로, 수동 조정이 필요하지 않습니다. 또한, 이 솔루션은 적용된 재충전 시간을 가시화하여 사용자가 테스트 흐름 순서를 더욱 최적화하고 전반적인 효율성을 향상시킬 수 있도록 지원합니다. 전반적으로, 이러한 적응형 접근 방식은 지연 오버헤드를 최소화하고, 총 테스트 시간을 단축하며, 구현을 간소화함으로써 고전류 테스트 작업 중 레일 안정성을 유지하기 위한 보다 효율적이고 사용자 친화적인 방법을 제공합니다.

ETS-800 파워 스테이지 소자 테스트를 위한 선도적인 ATE 솔루션이며, 본 발표에서는 이러한 응용 분야를 위한 주요 테스트 방법론을 소개합니다. 먼저, 기술 문의에 더 신속하게 대응하고 신속한 실험을 지원하기 위해 설계된, 최근 개발된 파워 스테이지 프로토타입 데모 키트에 대한 개요를 다룹니다. 이 데모 키트는 Rapid Proto 도터 카드에 구축된 표준 라이더 및 커넥터 기반 인터페이스를 특징으로 하며, 기존의 풀 도터 카드 솔루션에 비해 개발 리드 타임을 단축할 수 있습니다. 이러한 접근 방식을 통해 검증된 DIB 설계 및 계측기를 사용하여 핵심 테스트를 수행할 수 있으므로, 검증 과정을 가속화하고 전체 테스트 솔루션 아키텍처에 대한 신뢰도를 높일 수 있습니다. 이 솔루션은 장치별 요구 사항에 대한 피드백을 더 빠르게 제공함으로써, 다양한 파워 스테이지 장치에 걸쳐 테스트 전략을 평가하고 최적화하는 능력을 향상시킵니다. 또한, 이 발표에서는 SPU-8112 계측기를 중점적으로 다루며, 고전력·고전류 애플리케이션에서 그 효과를 입증하는 주요 결과를 포함하여 파워 스테이지 장치 테스트 시 이 계측기가 갖는 장점을 살펴봅니다.

ETS-800 사용하는 엔지니어들은 버스 연결, 강제 및 감지 단락, 로컬 켈빈 연결, 뱅크 모드, SPU 드라이버 모드, APU32 150k 켈빈 저항기, UPD64 SH 연결, QMS 강제 전압 페데스탈 출력 기능 등 이 플랫폼의 새로운 기능을 더 깊이 이해함으로써 많은 이점을 얻을 수 있습니다. 이 프레젠테이션에서는 이러한 기능들을 명확히 설명하고, DIB에 추가 하드웨어를 설치할 필요 없이 접촉 저항 측정, DIB 진단 및 켈빈 검사를 수행하는 방법을 시연합니다. 또한 SPU 드라이버 모드를 사용하여 약 1옴의 정확도를 달성하는 방법, SPU 파라메트릭 켈빈 기능, APU 및 UPD 리소스를 모두 활용하는 뱅크 모드를 통해 고전압 및 저전압, 강제 및 감지 연결 모두에 대한 Cres를 측정하는 방법 등 다양한 Cres 측정 기법을 다룹니다. 또한 센스 핀을 계속 활용할 수 있는 방법을 포함하여 드라이버 모드의 동작에 대한 상세한 설명과 함께, spu2112kelvinmode() 및 HSD64 DIB 액세스 버스에 대한 논의도 제공합니다. 또한 APU32 150k 켈빈 저항을 사용하여 연속성 테스트 중에 켈빈 검사를 수행하는 방법에 ETS-800 설명합니다. 이어 ETS-800 오픈 소켓 로드 보드 검사를 수행할 때의 장점을 강조하고 ETS-800 특히 켈빈 연결이 포함된 구성에서 다양한 부품을 검증하는 여러 방법을 시연합니다. 또한 이 발표에서는 핀별 APU 클램프와 같은 ETS-800 소프트웨어 및 하드웨어 기능이 어떻게 포스(force) 및 센스(sense) 연결 사이에 외부 저항을 사용할 필요성을 없앨 수 있는지 설명합니다. 마지막으로, 접촉 저항, 켈빈 연결 및 전반적인 로드 보드 기능 검증을 위해 이러한 기법을 적용할 때 테스트 시간에 미치는 영향을 검토하며, 선별된 고객 사례와 자동 생성 도구 활용 경험을 포함합니다.

다중 사이트 인덱스 병렬 테스트는 자동화 테스트 장비(ATE) 분야의 첨단 접근 방식으로, 기존의 다중 사이트 방식에 비해 더 높은 처리량과 비용 절감을 실현합니다. 테스트 흐름을 통해 장치의 처리 및 인덱싱 방식을 최적화함으로써, 이 기술은 특히 테스트 시간이 짧은 장치의 경우 전반적인 시스템 효율성을 향상시킵니다. 이 프레젠테이션에서는 다중 사이트 인덱스 병렬 테스트와, 이를 지원하는 핸들러 통합을 통해 ETS-800 구현된 사례를 소개합니다. 이 접근 방식은 시간당 처리 대수를 극대화하는 동시에 필요한 테스터 구성을 최소화하는 데 중점을 두어, 자본 설비를 보다 효율적으로 활용할 수 있게 합니다. 테스트 실행을 넘어, 이 방법론은 레이저 마킹, 자동 광학 검사(AOI), 테이프 앤 릴(T&R) 취급과 같은 후속 공정을 간소화된 생산 흐름에 통합합니다. 이러한 수준의 자동화는 수동 개입을 줄이고, 생산 주기를 단축하며, 전반적인 제조 비용을 절감합니다. 본 발표에서는 인덱스 병렬 기능의 구현 방안을 개괄하고, 생산 환경에 이 접근 방식을 도입할 때 고려해야 할 핵심 사항들을 강조합니다. 또한 시스템 통합 시 직면한 과제와 최적화 전략을 포함하여 개발 과정에서 얻은 통찰력을 공유합니다. 전반적으로, 이 접근 방식은 테스트 및 취급 자동화를 조화롭게 결합함으로써 생산성을 크게 향상시키고, 운영 비용을 절감하며, 확장 가능하고 고효율적인 대량 생산 솔루션을 지원할 수 있음을 보여줍니다.

릴레이의 선정, 사용 및 유지보수는 신뢰성 있고 효율적인 ATE 성능을 달성하는 데 있어 매우 중요한 역할을 합니다. 이 발표에서는 기계식 릴레이, 솔리드 스테이트 릴레이 솔루션, 멀티플렉서(mux) 대안 등 ATE DUT 인터페이스 보드 설계에 사용되는 여러 릴레이 기술을 개괄적으로 살펴봅니다. 이 논의는 통신용, 자동차용, 50옴 제어 임피던스 및 리드 릴레이를 포함한 기계식 릴레이 유형부터 시작됩니다. 여기에는 접점 재질, 온도 성능, 스위칭 속도, 수명, 억제 다이오드 사용, 기생 효과 및 온저항과 같은 주요 특성이 다뤄집니다. 추가 주제로는 부하 보드 검증, 기생 정전용량, 공간 최적화, 파괴적인 핫스위칭은 물론, 고장률을 줄여주는 유익한 저전류 핫스위칭 등이 포함됩니다. 리드 릴레이의 바이메탈 효과, 릴레이 접점 분리 기법, 단일 안정형 및 자동차용 릴레이의 특성 등 실용적인 고려 사항도 설명되며, Form A, B, C, D 구성 간의 차이점도 함께 다룹니다. 또한 이 발표에서는 멀티플렉서를 살펴보며, 스위칭 속도, 트렌치 절연, 특히 고임피던스 노드에서 릴레이보다 멀티플렉서가 선호될 수 있는 경우를 다룹니다. 포토모스 릴레이 기술에 대해서도 상세히 다루며, 여기에는 고속 온/오프 가속기 회로, CxR5 및 CxR10 출력 유형, 폼 A 스트랜드 구성, 폼 B 구성 옵션, 간단한 폼 C 포토모스 회로(Break Before Make 보장 유무 포함)에 대한 논의가 포함됩니다. 이어서 백투백(back-to-back) 방식과 병렬 바디 다이오드 출력 연결 방식의 비교, 수명, 빠른 에지 성능, T-스위치, 누설, 핫 스위칭 내성, 과전압 손상, 포토다이오드 전압, 최대 구동 전류, 고온 포토다이오드 과구동의 이점 등을 포함한 구동 회로 고려 사항, 그리고 기판 공간 고려 사항에 대해 심도 있게 다룹니다. 또한 이 논의에서는 커패시터 결합 MOS 릴레이에 대해서도 살펴봅니다. 마지막으로, 본 발표에서는 내부 CBIT 구동 회로를 검토하며, 여기에는 주요 특성과 고장 상황에서 의도하지 않은 동작을 방지하기 위한 실질적인 설계 고려 사항이 포함됩니다.

시장 출시 기간이 점점 단축됨에 따라 디바이스의 복잡성은 계속해서 증가하고 있습니다. 개발 과정에서의 효율성은 그 어느 때보다 중요해졌습니다. 테라다인(Teradyne)은 지난 몇 년간 ETS-800 위해 다양한 디바이스 유형의 개발 효율성을 높여주는 폭넓은 신규 소프트웨어 기능을 출시해 왔습니다. 그러나 많은 팀이 이러한 기능의 존재나 새로운 애플리케이션에서 이를 활용하는 방법을 잘 알지 못하고 있습니다. 여기에는 전반적인 코딩 작업량을 줄이고, 디버깅 효율을 향상시키며, 사용자가 더 짧은 시간 내에 MST 소프트웨어를 더 능숙하게 다룰 수 있도록 돕는 기능들이 포함됩니다. 이번 발표에서는 이러한 새로운 기능들의 이점을 설명하고, 다음 개발 프로젝트에 이를 손쉽게 적용하는 방법을 보여드리겠습니다. 다룰 주제는 ‘Pins-Not-in-Same-State’, ‘Per-Pin-Forcing’, ‘증분 프로그래밍’, ‘핀 그룹화/계측 사이트 공유’, ‘ETS 퀵 액세스 바’, ‘향상된 알람 보고’, ‘eDST 및 PDS 방정식 지원’ 등입니다.

DIB 및 ATE 계측기를 위한 기존의 보호 기술은 일반적으로 제너 다이오드나 과도 전압 억제기(TVS)를 사용하여 오류 발생 시 전압을 제한합니다. 이러한 부품은 효과적인 보호 기능을 제공할 수 있지만, 전도 시 높은 전류 흐름, 기생 정전용량의 증가, 저레벨 측정 정확도에 부정적인 영향을 미칠 수 있는 누설 전류 등 여러 가지 단점을 수반합니다. 이번 발표에서는 고갈형 MOSFET을 기반으로 한 혁신적이고 획기적인 대체 보호 방식을 소개하며, 테스터 채널, DIB 하드웨어 및 피측정 장치를 보호하는 새로운 방법을 제시합니다. 이 장치는 기존의 전압 클램핑 방식에 의존하지 않고 전류를 제어적으로 제한할 수 있어, 측정 성능에 미치는 영향을 줄이는 데 도움이 됩니다. 이 혁신적인 접근 방식은 과도한 전류 흐름을 최소화하고 누설 효과를 줄이는 동시에 민감한 측정 경로의 무결성을 유지함으로써, 기존 보호 방식의 주요 한계를 해결합니다. 또한, 이 솔루션은 독립적으로 작동하며 외부 바이어스나 복잡한 회로가 필요하지 않아 기존 설계 내 구현을 단순화합니다. 또한 일반적인 준수 수준을 초과하는 과전압 상황도 처리할 수 있습니다. 이 발표에서는 이 방법이 다양한 일반적인 회로 보호 시나리오에 어떻게 적용될 수 있는지 보여줌으로써, 첨단 테스트 환경에서 신뢰성과 측정 성능을 향상시키기 위한 실용적인 대안을 제시할 것입니다.

AI와 고성능 컴퓨팅의 급속한 성장은 데이터 전송 속도를 기존 전기적 상호 연결 방식의 한계를 넘어서는 수준으로 끌어올리고 있으며, 이에 따라 실리콘 포토닉스와 코패키지드 옵틱스의 도입이 가속화되고 있습니다. 이러한 기술들이 대량 생산 단계로 전환됨에 따라, 최종 테스트 단계에서는 광학 성능에 대한 정밀하고 재현 가능하며 높은 처리량을 갖춘 검증 작업이 필요한 새로운 과제가 대두되고 있습니다. 본 발표에서는 실리콘 포토닉스 소자의 고유한 요구 사항을 충족하도록 설계된 코패키지드 옵틱스 최종 테스트 플랫폼을 소개합니다. 이 솔루션은 광학 측정 기능, 로봇 자동화 및 조화로운 시스템 설계를 통합하여 확장 가능하고 양산 준비가 완료된 테스트 환경을 구축합니다. 핵심 초점은 자동화된 핸들링 및 정렬 기능을 고정밀 광학 계측 장비와 통합하는 데 있습니다. 이 시스템은 로봇 모션 제어와 정밀한 전기광학 측정 기술을 결합하여, 수동 개입과 변동성을 줄이면서 일관된 위치 지정과 재현성 있는 테스트 실행을 가능하게 합니다. 이 발표에서는 기계 설계, 광학 인터페이스, 모션 제어 전략, 조화된 소프트웨어 제어 등 일관된 테스트 솔루션을 구현하는 데 필요한 핵심 요소를 중점적으로 다룹니다. 또한 정렬 방법론, 고정구 설계, 자동화 워크플로우, 광학 소자에 맞춤화된 오류 처리 전략과 같은 핵심 기반 기술에 대해서도 설명합니다. 초기 개발 및 시스템 통합 과정에서 얻은 교훈을 공유하며, 신뢰할 수 있고 확장 가능한 솔루션을 달성하기 위해 광학, 자동화, 테스트 엔지니어링 분야의 전문 지식을 조화시키는 것이 얼마나 중요한지 설명합니다. 전반적으로, 이 접근 방식은 실리콘 포토닉스 소자의 대량 테스트를 가능하게 하는 실용적인 프레임워크를 제공하여, 향상된 효율성, 신뢰성 및 제조성을 바탕으로 차세대 AI 인프라를 지원합니다.

데이터 센터, AI 인프라 제공업체 및 고성능 컴퓨팅 시스템이 대역폭과 전력 한계를 극복하기 위해 광 인터커넥트에 점점 더 많이 의존함에 따라 실리콘 포토닉스 시장은 급속히 확대되고 있습니다. 시장 전망에 따르면, 트랜시버, CPO 및 PIC의 성장에 힘입어 이 부문은 2030년까지 81억 3천만 달러 규모에 달할 것으로 예상됩니다. 실리콘 포토닉스의 제조 및 패키징 기술이 성숙해짐에 따라, 이러한 성장은 대량 생산을 지원하기 위한 확장 가능하고 자동화된 전기-광학 테스트에 대한 절실한 필요성을 야기하고 있습니다. 이 프레젠테이션에서는 테라다인(Teradyne)이 반도체 ATE 전문성을 활용하고 포토닉스 테스트 분야로 사업을 확장하여, 대량 생산에 필요한 고처리량 웨이퍼 레벨 및 모듈 레벨 테스트 시스템을 제공함으로써 이러한 전환을 가능하게 하는 데 어떻게 핵심적인 역할을 수행하고 있는지 간략히 개요를 설명합니다. UltraFLEXplus 포토닉스 계측 장비인 Photon100을 소개합니다. 여기에는 소프트웨어 및 하드웨어 기능이 포함됩니다. 효과적인 실리콘 포토닉스 테스트는 수율, 신뢰성 및 비용에 직접적인 영향을 미치며, 결함의 조기 탐지, 더 빠른 공정 학습, 그리고 광학 부품의 일관된 대량 생산을 가능하게 합니다.

실리콘 포토닉스 테스트 응용 분야에서, 공정 초기 단계에서 결함을 조기에 파악하여 제조 비용을 절감하기 위해서는 광학 및 전기 프로빙을 동시에 수행하는 것이 필수적입니다. 실리콘 포토닉스 소자 테스트에는 웨이퍼의 동일한 면에서 전기 및 광학 프로빙을 수행하는 방식(삽입 1)과 웨이퍼의 반대편 면에서 전기 및 광학 프로빙을 수행하는 방식(삽입 2) 등 다양한 프로빙 구성이 사용됩니다. 이러한 구성은 정렬, 측정 정밀도 및 테스트 통합 측면에서 추가적인 과제를 야기합니다. 이번 발표에서는 삽입 1의 실리콘 포토닉스 테스트 솔루션을 다룰 것입니다. 이 접근 방식은 수직 전기 프로브 핀과 함께, 웨이퍼 상의 해당 그레이팅 커플러에 여러 광 신호를 전달하도록 설계된 광섬유 어레이 유닛(FAU)을 활용합니다. FAU는 그레이팅 커플러 위치와 정렬되도록 고정밀도로 배열된 광섬유로 구성됩니다. 이러한 구성은 장치로 빛을 동시에 주입하고 추출할 수 있게 하여, 테스트 중 효율적인 전기-광학 측정을 지원합니다. 정확하고 재현성 있는 결과를 얻기 위해, 광 결합 시스템은 전기 프로빙 정렬과 독립적으로 서브 마이크론 정밀도로 배치됩니다. 이러한 분리된 정렬 방식은 전기 접점의 무결성을 저해하지 않으면서도 광 신호 강도를 최적화하고 파장별 측정 정확도를 향상시킵니다. 또한 이 발표에서는 정렬 전략, 고정구 설계, 측정 조율 등을 포함하여 광학 및 전기 테스트 구성 요소를 통합 시스템으로 통합하기 위한 주요 설계 고려 사항에 대해서도 다룹니다. 신뢰할 수 있고 고정밀도의 전기-광학 테스트를 가능하게 하는 이 접근 방식의 효과성을 입증하기 위해 측정 결과 예시도 포함되어 있습니다. 전반적으로 이 솔루션은 광학 및 전기 인터페이스가 통합된 실리콘 포토닉스 소자를 테스트하기 위한 실용적인 프레임워크를 제공하며, 첨단 반도체 응용 분야에서 결합된 전기-광학 측정이 안고 있는 고유한 과제를 해결하는 동시에 정확한 특성 분석을 지원합니다.

최근 몇 년간 “실리콘 포토닉스”와 “코패키지드 옵틱스”는 반도체 업계 보고서와 헤드라인에서 “AI”만큼이나 주목받는 주제가 되었습니다. 실리콘 포토닉스 테스트 장비는 테스트 업계의 다른 거의 모든 기술과 달리, 표준이 제정되기도 전에 이미 설계 및 제작되고 있습니다. 이로 인해 기술과 표준 모두 최첨단 단계에 있는 실리콘 포토닉스의 설계와 테스트 사이에 독특한 격차가 발생하고 있습니다. 이번 발표는 테스트 엔지니어들에게 실리콘 포토닉스의 물리학적 원리, 인기 상승의 원동력, 업계 전반의 기술적 장애물, 그리고 우리가 해결하기 위해 전념하고 있는 테스트 과제에 대해 설명하는 것을 목표로 합니다. 마지막으로, 향후 등장할 실리콘 포토닉스 기술에 대해 논의하여 향후 5년 동안 기대되는 전망을 미리 살펴보겠습니다. 이 발표가 끝날 무렵에는 실리콘 포토닉스 기술과 그 내재된 비즈니스 동인에 대한 기초 지식을 습득하고, 설계 및 테스트의 주요 과제를 이해하며, 실리콘 포토닉스가 미래에 어떻게 진화할지에 대한 전망을 갖게 되실 것입니다.

고객사의 제품이 점점 더 복잡해짐에 따라, 양산까지의 소요 시간을 단축할 수 있는 첨단 테스트 셀 솔루션에 대한 수요가 증가하고 있습니다. 특히 이미지 센서 응용 분야가 모바일 기기를 넘어 점점 더 다양한 산업으로 확대됨에 따라, 시장 출시 기간은 여전히 성공의 핵심 요인으로 남아 있습니다. 본 발표에서는 진화하는 이미지 센서 시장에 대한 개요를 제공하고, 테스트 요구 사항에 영향을 미치는 주요 동인을 조명합니다. 이어 병렬 테스트 효율성, 일루미네이터 크기, 전반적인 테스트 셀 아키텍처 등을 포함하여 UltraFLEXplus 플랫폼의 기능을 살펴봅니다. 이 발표에서는 일반적으로 표준 칩 프로버보다 크고 복잡한 이미지 센서 프로버 통합과 관련된 기술적 과제를 다룹니다. 또한 효과적인 도킹 및 시스템 통합을 가능하게 하기 위해 개발된 시뮬레이션, 분석 및 엔지니어링 솔루션을 개괄적으로 설명합니다. 실제 구현 사례를 보여주는 시각적 시연을 바탕으로, 최종 설계의 효과성을 입증하는 검증 결과를 제시합니다. 마지막으로, 이 발표에는 IPQx 생산 솔루션의 포괄적인 부품 번호 목록이 포함되어 있어 간편한 배포와 도입을 지원합니다.

AI 및 고성능 컴퓨팅 시스템이 지속적으로 발전함에 따라, 장치 아키텍처는 GPU나 스위치와 같은 단일 기능 구성 요소에서 여러 치플릿으로 구성된 고도로 통합된 이종 패키지로 전환되고 있습니다. 이러한 첨단 구성에는 메모리, 연산 장치, UCIe와 같은 상호 연결 인터페이스, 그리고 추가적인 통합 구성 요소가 포함될 수 있으며, 이 모든 요소는 웨이퍼 또는 패널 수준의 통합 방식을 통해 결합된 후 최종적으로 완전한 시스템 패키지로 조립됩니다. 이러한 통합 수준의 증가는 테스트 복잡성을 크게 높이고, 구성 요소 간의 새로운 상호 의존성을 야기하며, 제조 공정 전반에 걸쳐 필요한 테스트 삽입 횟수를 늘립니다. 웨이퍼 상의 칩(chip-on-wafer)이나 패널 상의 칩(chip-on-panel) 구조와 같은 ‘정상 작동이 확인된 다이(known-good-die)’ 및 ‘정상 작동이 확인된 중간 조립체(known-good intermediate assemblies)’를 보장하는 것은 수율을 유지하고 테스트의 전체 비용을 관리하는 데 매우 중요해집니다. 본 발표는 이러한 새로운 집적화 트렌드와 이에 따른 반도체 테스트의 과제에 대한 개요를 제공합니다. 또한 증가하는 소자 복잡성, 확대된 테스트 커버리지 요구 사항, 그리고 여러 테스트 단계 간 개선된 조정의 필요성을 해결하기 위해 기존 테스트 접근 방식이 어떻게 진화해야 하는지에 대해 논의합니다. 이 발표에서는 최종 패키징 제품의 높은 품질과 신뢰성을 보장하면서 커버리지, 비용, 처리량 간의 균형을 맞추기 위해 고안된 새로운 테스트 전략을 중점적으로 다룹니다. 특히 각 삽입 지점에서 수율을 최적화하고 개별 구성 요소와 통합 시스템 모두를 효율적으로 검증할 수 있는 접근 방식에 중점을 둡니다. 전반적으로 이 접근 방식은 차세대 AI 및 고성능 컴퓨팅 장치에 대한 증가하는 수요를 해결하는 데 도움이 되며, 점점 더 복잡해지는 이종 통합 공정을 위한 확장 가능한 테스트 솔루션을 지원합니다.

이 발표는 웨이퍼 레벨 테스트 과정에서 관찰된 웨이퍼 테스트 온도 불일치 문제를 해결하는 방안을 다룹니다. 고온(90 °C) 및 저온(−30 °C) 조건은 사양을 충족했으나, 실온 측정값은 예상치보다 지속적으로 약 1 °C 낮게 나타나, 특히 웨이퍼 가장자리에서 수율에 부정적인 영향을 미쳤습니다. 침지 시간 연장, 퍼지 공기 공급 조정, 프로브 카드 보강재 변경, 단열 강화 등 여러 가지 시정 조치를 검토했으나, 그 어느 것도 온도 정확도를 효과적으로 개선하지 못했습니다. 근본 원인 분석을 통해 30 °C에서 웨이퍼 프로버 척 온도 센서의 부정확성이 확인되었습니다. 센서의 편차로 인해 척 평균 온도 측정값에 오류가 발생했고, 이로 인해 관찰된 온도 차이가 나타났습니다. 이 문제는 척 온도 센서의 재교정과 약 1 °C의 히터 오프셋 적용을 통해 해결되었습니다. 이 보정을 통해 온도 정확도가 회복되었고 테스트 일관성이 향상되었습니다. 조치 시행 후, UltraFLEXplus ±0.5 °C 이내의 온도 균일성을 달성했을 뿐만 아니라 경쟁 솔루션 대비 처리량 면에서도 우위를 점했습니다. 이 사례는 웨이퍼 테스트의 신뢰성을 보장하고 수율 손실을 방지하는 데 있어 척 센서 교정이 얼마나 중요한지를 여실히 보여줍니다.

이 발표는 ARM7 기반 칩을 위한 실용적이고 고효율적인 ATE 테스트 방법론을 설명하며, 하드웨어 아키텍처, 테스트 효율 최적화, 엔지니어링 배포의 세 가지 영역으로 구성되어 있습니다. 하드웨어 수준에서는 고속 테스트 플랫폼 선정, 풀링크 신호 무결성 시뮬레이션, PHY 인터페이스 주변 회로에 대한 토폴로지 지침 등 견고한 테스트 솔루션을 구축하는 데 필요한 핵심 요소를 다룹니다. 또한 삽입 손실, 반사 손실, 크로스톡과 같은 채널 매개변수를 IR 강하 제어 및 PDN 임피던스 형성 기술과 함께 해결하는, 신호 무결성 및 전력 무결성 최적화를 통합한 접근 방식을 소개합니다. 아이 다이어그램과 채널 특성 분석을 통해 실제 테스트 조건에서 상호 연결 동작을 검증하며, 루프백의 소형화 및 확장성을 개선하기 위해 고대역폭 초소형 스위칭 방식을 활용합니다. 테스트 효율성을 높이기 위해, 이 방법론은 디바이스 동작 및 워크로드 조건에 따라 안내되는 동적·적응형 테스트 전략을 적용합니다. Dhrystone MIPS, 유휴-최대 전력 분석, 최대 전력 프로파일링, 메모리 같은 확립된 성능 벤치마크를 활용하여, DVFS 기반 비닝을 포함한 다차원 비닝 모델을 구축함으로써 디바이스를 더 정확하게 분류하고, 가장 큰 가치를 창출하는 부분에 테스트 시간을 집중시킵니다. 특성 분석(Char) 테스트 및 정밀한 가드밴드(GB) 모델링을 포함한 엔지니어링 등급의 반복 기법도 통합되어 파라메트릭 테스트 커버리지를 확장하며, 커버리지 깊이의 개선 효과가 입증되었습니다. 엔지니어링 배포를 위해, 본 연구는 테스트 로직을 재사용 가능한 블록으로 분리하고 제품 변형, 테스트 단계(CP/FT), 테스터 플랫폼 전반에 걸쳐 신속한 적응을 가능하게 하는 모듈식 프로그램 접근 방식을 제시합니다. 또한 테스트 벡터 압축 및 특징 추출을 기반으로 한 폐쇄 루프 분석 워크플로를 도입하여 근본 원인 규명을 가속화하고 의사 결정의 질을 향상시켰으며, 이는 최적화된 Fmax 비닝 솔루션을 통해 입증되었습니다. 전반적인 구현 경로에는 표준화된 로그 형식, 수율 상관 관계 분석, 종단 간 추적성 등 신뢰할 수 있는 브링업 및 양산 출시를 지원하는 실용적인 요소들이 포함되어 있습니다.

테라다인의 영업 및 마케팅 부서와 외부 UltraFLEXplus 테라다인 애플리케이션 및 하드웨어 엔지니어링 팀에, 테스터/프로버/프로브 카드 Z-스택의 기계적 변형 성능과 관련하여 기존 표준 프로브 이동층(SPTL)과 최신 범용 프로브 이동층(UPTL)을 비교하는 데 대해 수많은 질문을 제기했습니다. UPTL 출시의 일환으로, 적용 영역을 확대할 수 있는 새로운 프로브 카드 보강재도 개발되었습니다. 이 새로운 프로브 카드 보강재는 SPTL/UPTL용 표준 적용 영역(Standard Application Area)과 UPTL용 확장 적용 영역(Extended Application Area, EAA)으로 제공됩니다. UPTL은 새로운 인터페이스이며 SAA 보강재는 SPTL과 UPTL 모두와 호환되기 때문에, 새로운 인터페이스와 보강재를 통해 가능한 다양한 Z-스택 구성의 기계적 변형 성능에 대한 수많은 문의가 제기되었습니다. 이러한 문의는 과도한 변형이 이 변형으로 인한 프로브 카드 접촉 저항 상승에 민감한 애플리케이션에서 연속성 관련 문제와 수율 손실을 초래할 수 있다는 사실에서 비롯되었습니다. 이러한 의문을 해소하기 위해, 최대 100kg의 프로브 힘을 가하여 다양한 SPTL/UPTL SAA/EAA 프로브 카드 조합에 대해 DOE(실험 설계)를 수행했습니다. 휨 성능은 웨이퍼 프로버를 사용하여 Z-스택의 실제 오버트래블(AOT)과 프로그램된 오버트래블(POT)을 쉽게 측정할 수 있도록 프로브 헤드에 장착된 특수 핀을 통해 특성화되었습니다. 또한 다양한 UltraFLEXplus 카드 조합에 대해 전기적 1%~100% 연속성 성능 및 전기적 필 시그니처를 측정했습니다. 수집된 데이터는 각 테스트 세트의 결과를 중첩하여 분석함으로써, 서로 다른 하드웨어 조합 간의 성능 비교를 시각화했습니다. 이번 발표를 통해 내부 및 외부 고객들은 UltraFLEXplus 대한 신뢰를 얻을 수 있을 뿐만 아니라, 향후 새로운 고하중 프로브 카드 적용 및/또는 스티프너 설계 시 수율에 영향을 미치지 않도록 데이터를 수집하는 방법에 대한 통찰력을 얻을 수 있을 것입니다.