최근 업계의 추세는 여러 치플릿을 단일 패키지에 통합하여 시스템을 구축하는 방향으로 전환되고 있다. 본 논문은 멀티다이 치플릿 패키징 환경에서 스캔 테스트에 대한 혁신적인 접근 방식인 ‘Tessent 스트리밍 스캔 네트워크(SSN)’의 적용 가능성을 탐구한다. SSN은 스캔 핀 수를 줄여 코어의 동시 테스트를 가능하게 함으로써, 테스트 시간과 스캔 데이터 양을 모두 감소시킨다.

이 연구는 고객이 신규 장치의 CPU 다이에 SSN을 도입하기 시작했으나, DDR 및 PCIe 다이에 대해서는 기존의 스캔 테스트 방식을 유지하고 있는 사례를 중점적으로 다룹니다. 이러한 시나리오에서는 여러 시간 영역에 대한 채널 할당(스캔 테스트를 위해 서로 다른 다이가 동시에 실행되는 경우), 스캔 메모리 , 그리고 계측기 간 스캔 비트 할당 균형 조정 등 여러 가지 과제가 발생합니다. 하드웨어 설계 역시 신중한 고려가 필요하며, 특히 SSN이 더 높은 속도(300MHz)에서 작동할 때 더욱 그러합니다. 트레이스 길이, 트레이스 폭, 50옴 종단과 같은 요소를 효과적으로 관리해야 합니다. 본 논문은 기능적 벡터 압축(유연한 스캔 핀) 메모리 최적화할 수 있는 잠재력을 추가로 입증할 것입니다. 마지막으로, 오류 발생 시 SSN 스티키 비트 상태를 출력하는 프로세스에 대해 논의할 것입니다. 본 논문은 멀티-다이 치플릿 패키징 환경에서 SSN의 실제 적용 및 최적화에 대한 귀중한 통찰력을 제공하는 것을 목표로 합니다.