摘要

對於某些晶片，尤其是高運算效能（HPC）、人工智慧（AI）和先進駕駛輔助系統（ADAS）等大型且複雜的裝置，若僅有部分核心發生故障，該裝置便會被歸類為「部分合格」（Partial Good），意即仍被視為可使用。在自動測試設備（ATE）測試中，必須根據哪些核心發生故障，來對「部分合格」的裝置進行分類。 隨著晶片日益複雜，且引入了包括 CP、FT 及三溫測試在內的額外測試插入點，判定「部分良品」狀態的難度也隨之增加。 本簡報將以人工智慧裝置為例，說明當涉及多個測試插入點時，應如何處理「部分良品」情況。此外，亦將介紹建議的程式碼方法，以使該流程更為簡便且高效。 在開發過程中，我們建立了三個不同的程式碼模組，每個模組皆採用獨特的方法來判定「部分良品」狀態。這些模組包含 SSN 測試模式、MBIST 測試模式以及 IP 測試。本簡報將說明各模組的「部分良品」邏輯，並概述最佳實務。最後，我們將說明如何新增資料記錄格式，以支援「部分良品」狀態的分析。

串列周邊介面（Serial Peripheral Interface，簡稱 SPI）是一種廣泛應用於高速串列資料傳輸的通訊協定。四通道 SPI（Quad SPI）透過在指令、位址及資料階段使用四條資料線，強化了傳統 SPI 的功能，不僅能傳輸更寬的資料，更顯著提升了資料吞吐量。這些先進的協定為自動測試設備（ATE）帶來了新的考量因素，特別是在管理時序精確度、向量複雜度，以及在廣泛的裝置應用中實現靈活的除錯能力等方面。UltraFLEXplus 在串接設計與測試工作流程以應對這些挑戰方面，扮演著重要角色。 本簡報將從設計與測試雙重視角，概述 SPI 及 Quad SPI 技術。內容涵蓋關鍵的配置與整合步驟，例如驅動程式安裝、Port Bridge 工作表建立、腳位群組定義，以及 XML 通訊協定檔案載入。 此外，亦將探討 XML 協定定義檔案的結構與目的，並說明「協定定義編輯器」如何驗證指令格式與協定幀。 演講中將示範使用 Protocol Studio 的除錯方法，包含監控交易、分析協定行為，以及驗證資料完整性等技術，以確保測試執行既精確又高效。同時將透過實際專案實作案例，說明UltraFLEX UltraFLEXplus Bridge 功能及整合式除錯功能，如何在生產環境中縮短測試時間並提升開發效率。

測試影像感測器裝置時，必須在像素層級分析所擷取的影像資料，以判定合格或不合格的結果。隨著影像感測器的像素數持續大幅增加，這項分析所需的運算能力也大幅提升。例如，幾年前，行動裝置通常配備 8 至 12 百萬像素的感測器，而如今的智慧型手機往往已超過 50 百萬像素，且預期在不久的將來解析度還會更高。 因此，影像分析時間與像素數量成正比，而傳統基於 CPU 的解決方案可能會導致測試時間增加四倍甚至更多。 為解決此挑戰，本文提出一種異質運算方法，同時運用 CPU 與 GPU 資源以大幅縮短測試時間。本簡報重點介紹此方法在UltraFLEXplus IP750ExHD 平台上的效能優勢，並評估測試時間的改善程度與成本影響。此外，本簡報亦探討關鍵的實作挑戰，以及為克服這些挑戰所開發的解決方案。

現代微控制器與處理器持續採用新的「可測試性設計」（DMT）方法，以減少必須在被測裝置外部分析的資料量。 然而，在故障分析方面，即使在量產環境中，從裝置讀回大量資料的需求也日益增加。 配備更大擷取記憶體與更快資料傳輸介面的新一代測試儀，例如UltraFLEXplus可支援適用於不同使用情境的各種擷取解決方案。這些系統能高效擷取各類資料，從簡單的寄存器內容到大量掃描輸出，乃至來自 ADC 的原始混合訊號資料皆可涵蓋。在許多情況下，裝置資料是透過序列介面接腳傳輸的，這可能需要在開始分析前進行序列轉並列轉換。 本簡報概述了UltraFLEXplus 上的各種擷取記憶體選項，包括 CMEM、HRAM 和 DSSC。內容說明了各硬體規格的差異，並針對單一引腳讀回的各種使用情境，比較了各擷取記憶體的效率。此外，還包含範例程式碼，展示如何在 IG-XL 的 .NET 環境中實作這些解決方案。最後，本簡報提供針對特定使用情境選擇最適切擷取記憶體的指引。

本簡報延續先前針對 UltraPort-PCIe 的研究成果，深入探討透過高速介面（特別是 PCIe）進行的掃描測試。首先比較基於 GPIO 的掃描與 HSIO 掃描，並著重闡述 PCIe IP、DMA 引擎及 AXI 匯流排架構所帶來的改進。 接著探討用於進階掃描測試的 UltraPort 功能，包括光纖鏈路、擴充的記憶體資源以及故障處理能力。 這些功能可支援大量測試模式的執行，並能更有效率地進行不匹配篩選。本簡報透過 PCIe 與 HSIO 掃描模式生成流程的高階工作流程，展示功能驗證。此外，亦探討了新工具，例如 HSAT 模式除錯工具，以及對 .patsx 等現代檔案格式的支援，這些工具可簡化跨平台的模式視覺化與修改作業。 隨後將介紹與客戶共同開發的基於 FPGA 的 DUT 代理，展示其在先進裝置測試環境中進行基於 HSIO 的掃描測試時，所具備的可擴展性、效能以及實際部署考量。最後，將闡述 DMA 引擎需考量的因素，並展示能實現最佳效能與增強靈活性的應用情境。

透過 UltraPort PCIe 進行的任務模式測試，可直接在自動化測試設備（ATE）上執行真實的應用層工作負載，從而驗證終端使用功能，而非僅依賴結構性或基於測試模式的測試。傳統的 ATE 方法在模擬完整系統行為方面能力有限，導致測試台驗證、生產測試與系統層級測試環境之間存在脫節。 本簡報將介紹一種方法論，透過將 PCIe 作為高速通訊介面來控制被測裝置，並在 ATE 環境中實現工作負載驅動的測試，從而彌合此鴻溝。藉由使用與系統相關的流量與裝置進行即時互動，此方法能更深入地洞察功能表現與系統行為。 該解決方案支援重複使用現有的開發與驗證工作流程，減少從測試台測試過渡到生產環境所需的努力。 此外，它還能提升不同測試階段間的關聯性，確保測試結果更為一致，並加速問題的識別。透過實際的實施範例，本簡報將展示如何將任務模式測試應用於複雜裝置，並突顯工作流程效率與驗證一致性的提升。總體而言，此方法可提升測試覆蓋率、降低開發複雜度，並加速從晶片驗證到大量量產的進程；但同時也需仔細考量介面效能及裝置特有的限制條件。

高解析度與高刷新率的顯示需求，已成為現代行動裝置、車用顯示器及嵌入式系統的標準配備。MIPI 針對行動與嵌入式應用開發了一系列串列通訊介面標準，旨在減少接腳數、降低功耗並提升效能。 DSI D-PHY 是由 MIPI 聯盟所定義、專為顯示模組設計的高速串列介面協定，運作於 D-PHY 物理層。 PRBS 測試是一種用於評估訊號完整性的物理層驗證方法，特別適用於高速模式下的差分資料通道。 本簡報將介紹一種基於UltraFLEX 測試方法，用於同步 DSI D-PHY 的時鐘相位並擷取 PRBS 資料流，並展示此方法如何支援對高速顯示介面的可靠驗證。

本簡報探討 Tessent 串流掃描網路（Tessent Stream Scanning Network，簡稱 SSN）的應用，重點在於於UltraFLEXplus 實作「測試器比對」（tester-compare）功能。簡報概述了「測試器比對」的測試流程，包括如何識別故障核心、解讀映射資料，以及如何使用 IG-XL 內嵌函式來處理故障結果。 基於過往的專案經驗，討論內容亦涵蓋如何運用 Test Insight 工具將 STIL 檔案轉換為 IG-XL ATP 檔案，以及在 SSN 測試過程中常見的除錯挑戰。這些問題不僅限於 SSN，亦與一般的 ATPG 工作流程相關。 此外，本文說明了調整 SSN I/O 時序的必要性，並概述了在收集所需資料後可採用的方法，例如粗略搜尋、I/O 時序優化及線性擬合。最後，本文描述了 SSN 所採用的故障記錄方法，涵蓋文字與 STDF 記錄格式，並比較兩者的效能。

本簡報介紹了一種利用內建熱電晶體為 ADAS 產品進行溫度校正的解決方案。根據 AEC-Q100 等標準的定義，精確的測試溫度是汽車裝置在整個自動測試設備（ATE）測試過程中的一項關鍵參數，該標準明確規定了汽車級積體電路（IC）認證所需的參考溫度。然而，由於晶圓測試中的物理限制，在常壓環境（CP）下進行高精度溫度測量仍具挑戰性。 為解決此問題，本提案的方法結合了晶片內建的熱電晶體與負載板溫度感測器，以實現更精確的熱監測。在固定的測試條件下，此方法可對各獨立晶粒的溫度變化進行特性分析，從而提升測量精度並有助於提高生產良率。

本簡報探討了在大型系統單晶片（SoC）測試與驗證中，實現高效且精準的片上 IR（電壓降）監測這項長期存在的挑戰。傳統方法通常依賴片上類比數位轉換器（ADC）將類比訊號數位化以進行 IR 監測，但這些方法可能會造成顯著的晶片面積開銷，並增加軟體處理的複雜性。 所提出的解決方案採用創新的數位電壓感測器（DVSG），以數位電路實現取代傳統基於 ADC 的監測方式，不僅能實現更快速的晶片內 IR 偵測與回應，同時仍非常適合大量量產。 自動測試設備（ATE）的測試方法論建立了一個閉環流程，涵蓋 IR 特性分析、資料處理以及基於 DVSG 的 IR 監測。在裝置設計階段，多個感測器會分佈於不同的電源域中。 DVSG 透過調整資料路徑、發射時鐘路徑及擷取時鐘路徑來設定路徑延遲，藉此監控 IR 行為。當偵測到異常行為時，將設定「比對失敗」（CFAIL）標誌。在特性分析階段，ATE 會掃描電源域電壓與延遲設定，記錄 CFAIL 結果，並透過找出在相同設定下會產生不同結果的相鄰電壓值，來確定警告閾值。 隨後記錄對應的「檔位」配置選項與警示電壓。透過在各種條件下重複此流程，可獲得一組最佳化的檔位配置與閾值電壓，並據此產生適用於量產的 IR 監測 ATE 測試模式。 在監測過程中，測試模式會啟動具代表性的處理器工作負載，並讀回 CFAIL 結果，以精確評估 IR 的影響。 此外，還會透過與大型系統測試進行一致性檢查，以驗證其準確性與實際效能。驗證結果顯示，基於 DVSG 的 ATE 解決方案不僅能達到 5 mV 的 IR 監測精度，同時還能降低軟體處理複雜度並提升測試效率。此外，由於數位 IP 佔用面積僅為同等類比實現方案的約五分之一，因此可在相同面積內整合更多感測器，提供更強的覆蓋率，以支援高效能、低功耗的 SoC 設計。

「零缺陷」（Zero Defect，簡稱 ZD）已不再僅僅是一個目標，而是 AEC-Q100 標準下汽車電子元件的合約要求。隨著 L2+ 及 L3 級自動駕駛技術的日益普及，ADAS 裝置必須將 ZD 篩選測試（例如高壓應力測試與記憶體資料保留測試）轉移至晶圓級晶片探針測試，以將下游良率損失降低至百萬分之幾的水平。 當今的 ADAS 裝置具備數千個引腳、更高的功耗、更大的電流需求、多核心架構，以及多級分級要求。這些因素使得在晶片探針階段進行零缺陷篩選測試尤為困難。 本簡報將介紹自動測試設備（ATE）上的關鍵零缺陷測試方法，重點在於高壓應力測試（特別是動態高壓應力測試）以及記憶體資料保留測試。 演講將詳細說明在UltraFLEXplus執行這些測試的具體方法：其中動態電壓應力測試在極高電壓與大電流下運作，而記憶體資料保留測試則在經特性分析後確定的較低電壓下進行。討論內容亦將重點闡述在記憶體資料保留測試期間，保護探針卡針腳及管理多級分級要求的最佳實踐，為可靠且高效的實施提供指引。

半導體元件的演進持續推動數位測試方法產生重大變革。隨著新一代元件需要更大的容量來支援擴大的測試覆蓋率與新興的故障模型，向量記憶體需求的增加已成為一項關鍵趨勢。儘管電子設計自動化（EDA）工具持續推出管理記憶體增長的技術，但這些解決方案主要只是減緩此趨勢，而非徹底消除它。無論是在量產還是特性分析的工作流程中，測試通常會先利用現有的最大測試機資源，之後才進行進一步的優化。 新的掃描需求正在重塑測試架構，引入了諸如 SSN 與掃描結構整合、核心識別，以及引腳與鏈路分配解耦等功能。與此同時，更高的資料傳輸速率已成為滿足效能需求不可或缺的要素。相較於 UP2200+，UP5000-EM 顯著提升了向量記憶體容量，並支援單端與差分訊號最高達 5 Gbps 的資料傳輸速率。 大型數位與 AI 裝置進一步推動了對更高靈活性、更佳精準度以及降低測試成本的需求。維持與 UP2200+ 的相容性，仍是確保現有專案順利過渡的重要要求。這些趨勢共同凸顯了對可擴展、高性能解決方案的需求，以應對數位測試日益增加的複雜性。本簡報將概述 UP5500-EM 的新功能，以及它如何在數位測試環境中滿足這些不斷演變的需求。

超大規模資料中心中人工智慧工作負載的快速增長，正推動業界對符合新興產業標準之超高速互連技術進行嚴格驗證的需求。UltraPHY224G 作為UltraFLEXplus 系統的下一代物理層自動測試儀器（ATE），可對下一代架構中至關重要的 224G 序列鏈路進行全面特性分析。 該儀器整合了 120 GBaud BERT 發射器與接收器，以及 70 GHz 等效時間示波器，可滿足廣泛的量測需求。此平台同時支援 NRZ 與 PAM4 訊號傳輸，並具備 CTLE、FFE 及 DFE 等先進 DSP 功能，可進行精確的訊號完整性分析。 本簡報重點闡述 UltraPHY224G 在符合性與效能驗證方面的作用，涵蓋關鍵產業標準，包括 OIF CEI-224G、適用於 800G 以太網的 IEEE 802.3df，以及 PCIe Gen6。透過精選的應用案例，本簡報將展示該平台如何協助驗證鏈路可靠性、優化錯誤性能，並加速在 AI 驅動的資料中心環境中部署高頻寬互連技術。 UltraPHY224G 整合了八個 BERT 發射通道、八個 BERT 接收通道以及八個示波器接收通道，支援最高達 224 Gbps 的資料傳輸速率。發射器包含用於精確均衡的多抽頭 FFE，而接收器則整合了 DFE、反射消除及頻寬擴展濾波器，並具備內建時鐘資料復原功能。 內建的示波器可進行進階眼圖分析、NRZ 抖動分解，以及 PAM4 專屬測量（例如相對電平餘量與色散指標）。支援的測試波形包含 PRBS、壓力波形及方波，可進行跨多項標準的合規性測試。這些功能使工程師能夠驗證訊號完整性、達成 BER 目標，並驗證次世代高速晶片對晶片介面的性能要求。

UltraFLEXplus 上的 DCVS 儀器UltraFLEXplus 可程式化上升/下降速率控制，此功能現已於 IG-XL 版本 11.0（適用於 UVS64 和 UVS256）以及 11.10（適用於 UVS64HP）中提供。此功能不僅可在層級表中進行配置，亦可透過 VBT 和 C# 直接在程式碼中設定。 透過控制上升/下降速率，使用者可管理電壓的上升與下降時間，並在電源轉換過程中減少過衝與欠衝現象。 此功能對於電源腳位的電壓閾值搜尋等應用特別有用，包括上電重設及電壓不足（brownout）狀況。 此外，此功能還能精確控制被測裝置（DUT）各電源之間的電壓關係，例如維持兩條電源軌之間的預定電壓差，或確保在整個上電與斷電序列中，其中一條電源始終高於另一條，而無需採用離散的直流階躍控制。 本簡報將說明如何在電平表及程式碼中設定斜率控制，並指出潛在的陷阱，同時提供避免這些問題的指引。簡報中亦包含附有擷取波形的實務範例，用以說明關鍵行為與最佳實務。

HP 專為UltraFLEXplus 設計的高功率 DCVS 儀器，在既有 UVS64 架構的基礎上，進一步大幅提升性能與功能。該儀器不僅維持與 UVS64 相同的通道密度及通道合併靈活性，更擴展了功能範圍，以支援更嚴苛的功率應用。 本簡報將詳細介紹HP 關鍵進展HP 重點說明其每通道電流處理能力已提升至 20 A（相較於前一代機型的 5 A），同時電壓與電流的測量及擷取採樣率亦提升至 1.2 Msps。此外，還介紹了一款高速電壓表，可實現最高 125 Msps 的波形擷取速率，從而進行更詳盡的訊號分析。 除了性能提升之外，HP 同時測量與擷取電壓及電流，並可在合併的通道群組內對多條感測線進行並行監控。此外，它還支援針對穩壓回饋靈活選擇感測線，從而實現更精確的凱爾文（Kelvin）式測量與控制。 該儀器導入了「智慧型電源介面」，提供增強的系統可視性與保護功能，包括類比電流監測輸出、數位警告訊號、用於關機控制的故障輸入，以及警報訊號傳輸能力。這些增強功能提升了高功率測試環境中的系統安全性、控制能力與診斷能力。總體HP 擴展的功率處理能力、提升的測量精度以及先進的系統整合功能，使在UltraFLEXplus 上對高電流應用進行更高效且精確的測試成為可能。

測試程式的開發時程日益緊湊，導致用於識別和解決關鍵問題的時間所剩無幾。其中最耗時的挑戰之一便是記憶體洩漏，若未能有效處理，將可能影響系統效能與可靠性。要找出根本原因，必須具備適當的工具、針對性的資料蒐集，以及結構化的調查流程。 本簡報將透過實際案例，示範如何偵測、量測及解決記憶體洩漏問題。內容將闡明何謂記憶體洩漏、概述精準量測記憶體使用量的方法，並提出系統化的根本原因診斷流程。 演講中將介紹一套逐步進行的調查方法論，運用 Quality Monitor、Oasis 以及基於 Excel 的腳本等進階工具，以隔離問題區域並驗證修正措施。討論重點在於實用的策略，讓工程師能夠更有效率地診斷問題、縮短除錯時間，並實施有效的修正方案。總體而言，此方法提供了一個可重複運用的框架，用於識別和解決記憶體洩漏問題，協助團隊提升程式穩定性並符合緊湊的開發時程。

UltraPort-PCIe6 基於 UltraPort-PCIe 平台，為UltraFLEXplus 引入 PCIe Gen6 功能，不僅支援透過 PCIe 進行掃描測試，更能以更高資料傳輸速率執行任務模式測試。該儀器採用非插槽式儀器（Non-Slot Instrument）設計進行重新架構，能在接近裝置介面的位置執行訊號重時序，不僅能向被測裝置（DUT）傳輸最高達 64 Gbps 的 PAM4 訊號，同時維持整合式 PPMU 功能。 本簡報將闡述此新架構及其對測試效能與設計效率的影響。「無插槽儀器」設計方案可實現最高達 PCIe Gen6 的全速率迴路測試，在提升 PHY 層測試覆蓋率的同時，透過消除對高速切換元件的需求，簡化 DIB 設計。全新的 DIB 模組設計在維持與現有 UltraPort-PCIe 介面相容性的同時，還引入了額外的輔助訊號，以更好地支援符合 PCIe 擴充卡標準的裝置。 該平台還包含升級版的伺服器架構，配備更大的系統記憶體及新一代 PCIe Gen 5 CPU，可提升高要求測試應用程式的整體效能。這些增強功能可支援更高的吞吐量、更佳的可擴展性，並能更有效率地處理複雜的工作負載。 總體而言，此解決方案透過提供更強大的效能、簡化的硬體設計，以及在UltraFLEXplus 上針對掃描模式與任務模式應用所增強的靈活性，推動了高速介面測試技術的發展。

本簡報透過在 IG-XL 中為模式模組引入標籤，並結合 C# 應用程式程式碼庫建立簡潔的存取模型，來彌合此一使用者體驗上的落差。這些標籤（包含新的模組標籤與既有的向量標籤）將設計端的元資料與模式檔案綁定，不僅能消除因手動編輯模式所導致的潛在元資料不匹配問題，更能確保 SSN 設定、有效載荷及終端模式的除錯過程保持一致。 我們的解決方案基於 IG-XL 近期推出的標籤管理功能——最終發展出「自訂標籤儲存庫」選項，讓測試工程師能在整個測試流程中一致地整理與查詢標籤——並展示 Test Insight 的 TDL 工具如何注入標籤。本次簡報將展示具體的使用者體驗改善：編碼速度更快、整合缺陷更少、診斷流程更清晰，以及針對 SSN 模式的更流暢除錯體驗。

在現代自動測試設備（ATE）工作流程中，確保測試器與被測設備（DUT）之間具備可靠且靈活的通訊至關重要。傳統方法通常需要在 IG-XL 內進行整合，這可能會增加複雜性並延長開發時間。 本簡報將介紹「盲插輔助連接器」（Blind Mate Auxiliary Connector），這是一項簡化解決方案，可將 USB 和乙太網路連線直接傳輸至裝置介面板。它不僅能與被測裝置進行高效通訊，同時還能減少設定開銷並簡化系統整合。此解決方案讓工程師能透過自訂程式碼與裝置互動，而非依賴預先定義的 IG-XL 流程。配置可透過 UltraPort 伺服器或標準筆記型電腦進行，使設定更快速，並在開發與除錯過程中提供更大的靈活性。 對於需要 I²C 或 SPI 等串列通訊協定的裝置，此方案採用廣泛可用的 USB 轉串列轉換器，提供經濟實惠且易於部署的介面。這使得無需專用硬體即可支援廣泛的通訊需求。總體而言，「盲插輔助連接器」透過簡化連接方式、提升靈活性，並在廣泛的應用場景中維持可靠的通訊效能，從而加速開發工作流程。

電氣故障分析（EFA）是識別可能導致被測裝置（DUT）中掃描鏈或時鐘路徑中斷之缺陷的關鍵工具。傳統上，EFA 仰賴自動測試設備（ATE）結合電氣故障隔離（EFI）技術，例如雷射電壓成像（LVI）與探測（LVP），這些技術統稱為 LVX。 此方法論取決於 ATE 產生無限迴圈的能力，以及測試圖案的可預測性，以便進行觀察。 西門子的串流掃描網路（SSN）提供了先進的圖案產生功能。儘管這增加了額外的複雜性，但這種新的可測試性設計（DFT）架構所具備的特性，正是為了支援這些 EFA 需求而設計的。 本次簡報將詳細說明利用 SSN 架構應用 LVX 技術的具體方式。我們將透過泰瑞達（Teradyne）的 UltraFlex 測試平台，在實際裝置上展示此實作方案。此項工作是西門子 EDA、Nvidia 以色列 NBU 部門與泰瑞達三方合作成果，展現了針對複雜失效分析挑戰的強大解決方案。

隨著新一代 AI 運算裝置對更高功率水準與更嚴格的運作餘裕提出要求，裝置功耗的剖析與分析正變得日益關鍵。準確掌握功耗的來源與消耗方式，對於防止裝置損壞、優化效能，以及確保測試期間的可靠運作至關重要。 本簡報將介紹由HP 與電源管理工具套件所提供的增強型功耗剖析與分析功能。HP 先進的量測功能，包括同步電壓與電流擷取、高速波形擷取以及事件驅動式資料收集，並具備靈活的感測配置與智慧型電源介面，可進行即時監控與回饋。藉由這些功能，電源管理工具套件能在無需修改現有測試程式碼的情況下，針對整個測試計畫進行全面的功耗剖析。 工程師只需進行最少的程式碼變更，即可輕鬆定義可配置的剖析設定，並指定在執行過程中於何處以及如何擷取功耗測量數據。該解決方案可結合確定性低速剖析與事件觸發式高速剖析，將分析重點集中於關鍵狀況。為管理大型資料集，此解決方案包含自動資料處理功能，能在保留關鍵特性以供分析與視覺化的同時，有效縮小資料集規模。 「功耗分析」工具讓工程師能以互動方式探索結果，提供圖形與表格兩種檢視模式，並搭配測試流程階段、系統事件及測量條件等情境資訊。此外，還可應用自訂計算與比較功能，進一步分析裝置隨時間變化的行為。總體而言，此方法提供了一個強大且可擴展的框架，有助於理解裝置的功耗狀況，在測試複雜、高功耗的 AI 裝置時，能提升可視性、加快除錯速度，並促進更明智的決策制定。

本簡報展示了一項重大的工程轉型，該轉型使先進的 FPGA 與 AI 加速器測試UltraFLEXplus IG-XL .NET 環境UltraFLEXplus 上執行。作為該平台上首批 FPGA 裝置實作之一，此方案為在製造工作流程中採用新一代測試軟體架構奠定了新基準，不僅提升了測試覆蓋率與除錯能力，更能加速未來裝置系列量產的準備進度。 受限於傳統測試平台的可擴展性限制，此解決方案採用了具備位點同步時序、先進 DPS 資源及高引腳數儀表化的現代化UltraFLEXplus 並支援從兩個至八個位點的多位點測試。此方法包含在 IG-XL .NET 中重新設計的測試程式架構，以及透過「測試程式產生器」、「測試類別函式庫」和「測試模式產生器」工具進行的測試模式與時序重建。 透過實作模組化測試類別，以提升跨多代產品的維護性與可擴展性。 該方案解決了多項關鍵技術挑戰，包括管理多站點 DIB 佈局中的電氣與熱平衡、優化插座對稱性，以及在各種溫度條件下實現完整的功能與參數相關性。此外，亦著重於將傳統測試模式行為與UltraFLEXplus 模型對齊，並重構測試程式以支援高並行度環境。 此實作方案同時整合了現有的資料格式與基礎架構（包括生產資料流與安全框架），並運用平行測試效率技術，以最大化多站點的可擴展性。 成果展示了一套可擴展的製造解決方案，該方案可支援多達八站點的平行測試，提升除錯效率、降低測試機的開銷，並提供可重複使用的 IG-XL .NET 框架，以支援未來 FPGA 及 AI 加速器裝置的大規模量產。

ETS-800 透過 MCMux 和 SPMB 儀器提供先進的多工功能，可實現高壓切換、增加站點數量，並降低對基於 DIB 的繼電器解決方案的依賴。這些儀器同時支援靜態配置與動態、基於模式的操作，讓工程師能在模式執行期間修改多工狀態，以應對 RDSON 測量、多節點感測及其他複雜切換情境等應用。 本簡報介紹一套專為自動化生成 MCMux 和 SPMB 模式而設計的軟體函式庫，旨在解決手動建立模式所面臨的複雜性。傳統上，工程師必須編碼模式步驟、建構 32 位元資料字，並驗證二進位轉十六進位轉換，導致此過程既耗時又容易出錯。所提出的解決方案讓使用者能在更高層級定義所需的復用狀態，由函式庫自動處理模式建構與格式化。 該工具還內建驗證功能，透過視覺化回饋協助確保模式行為正確，並減少除錯工作量。藉由抽象化低階模式實作細節，此解決方案不僅提升開發效率，亦降低模式建立過程中的錯誤發生機率。此外，此函式庫的開發過程也展示了現代軟體技術（包括 AI 輔助工作流程）如何加速工程工具的開發並提升生產力。 本簡報亦探討了基於模式的多工技術的優點與限制，包括其相較於靜態方法在縮短整體測試時間方面的潛力。同時討論了在不同儀器與測試情境中應用基於模式方法時需考量的要點。總體而言，此解決方案簡化了模式生成流程、減少了人工操作，並加速了開發週期，為在ETS-800 環境中實作動態多工技術提供了更高效且可擴展的方法。

大型語言模型（LLMs）已從對話助理演進為具備代理能力的系統，能夠規劃並執行多步驟的工程任務。然而，若缺乏深入的領域背景知識及可執行的流程規則，將通用人工智慧應用於專門的自動測試設備（ATE）開發時，往往會以失敗告終。 本次演講將介紹一種實用方法，透過動態可載入的「技能（Skills）」來擴展 AI 代理的能力，這些「技能」將領域專業知識、標準化工作流程及執行限制封裝成可重複使用的模組。此方法使 ATE 工程師無需進行大量程式設計或提示工程，即可有效運用 AI。 範例技能包括：可執行引導式腳本執行以將程式轉換至 IG-XL 環境的跨平台測試程式轉換技能；結合檢索增強生成（RAG）與基於範本生成技術的 C# 參考架構測試方法產生器；以及運用從內部最佳實踐中擷取的自然語言規則，來強制執行命名規範與編碼標準的 VBT 程式碼檢查技能。 結果顯示，將通用人工智慧與領域特定技能相結合，不僅能縮短開發時間，同時維持輸出品質，並滿足企業對智慧財產權保護的期望。該框架還建立了一套可重複的專家至人工智慧知識轉移機制，未來可望在自動化模式彙編及 DIB 定義自動化等領域進行擴展。

透明的多站點資料處理功能，長期以來一直是 IG-XL 的標誌性特點。透過 SiteGenerics，我們將這項能力提升至全新層次——引入了簡化的使用模式，以及藉由近期將 .NET 開發整合至 IG-XL 而實現的強大新功能。SiteGenerics 突破了 VBA 環境固有的限制，為跨站點、跨針位及跨樣本的資料處理提供了統一且高效的方法。 本次簡報將闡述 SiteGenerics 的設計理念，透過實際案例展示其優勢，並概述當前功能集。 我們也將分享關於 IG-XL 未來版本增強功能的展望。最後，我們將展示如何透過 .NET 簡化 IG-XL 功能擴充程式的開發——並以首個完全可運作的 SiteGenerics 實作案例進行示範。無論是快速原型開發或擴充 IG-XL 測試程式碼，.NET 都能賦予使用者無縫新增自訂功能的能力，並加速創新進程。

在積體電路製造過程中，評估量測系統能力對於確保資料準確性與製程控制至關重要。量具研究（Gage Studies），尤其是量具重複性與再現性（Gage R&R）分析，被廣泛用於評估量測設備與操作人員所引入的變異性，有助於量化整體量測精度及潛在偏差。 本簡報闡述了一種結構化的方法，利用廣為使用的相關性與分析工具——Exensio 平台——來執行量具重複性與再現性分析。 雖然市面上已有數種專為此目的設計的商業解決方案，但本簡報的重點在於利用 Exensio，在現有的資料分析環境中執行統計上穩健的研究。該方法論闡述了進行量具研究的完整工作流程，包括資料蒐集、準備及格式化，以確保與該平台的相容性。 本簡報特別強調獲取一致且結構完善的資料集之最佳實務，藉此實現準確且可靠的分析。 討論內容亦探討該平台所支援的各種分析方法，包括基於變異量的方法及以相關性為導向的技術。這些方法能讓工程師更深入地了解量測系統的表現，協助識別變異來源及改善機會。總體而言，此方法能在統一的分析框架內有效評估量測能力，從而提升資料品質、增強製程信心，並支援半導體製造過程中更明智的決策制定。

隨著半導體測試程式日益複雜，開發團隊面臨著在緊湊時程內交付高品質解決方案的日益增大壓力。透過共用 TestCode 函式庫來重用程式碼，已成為加速開發並確保多個裝置程式功能一致性的關鍵策略。然而，這些函式庫的品質與可靠性，會直接影響整體測試效能與良率。 本簡報將介紹一種在測試程式開發過程中，針對 TestCode 函式庫實施程式碼覆蓋率分析的方法。透過系統性地測量覆蓋率，工程師能夠識別未經測試的程式碼路徑、降低潛在缺陷的風險，並提升可重複使用元件的整體穩健性。此方法論能提供對函式庫行為更深入的洞察，協助團隊在將函式庫整合至生產測試程式之前，更徹底地驗證其功能。 此外，此方法亦能促進跨專案驗證實務的一致性，隨著裝置複雜度持續提升，進而實現可擴展的開發模式。總體而言，程式碼覆蓋率分析是強化品質保證、提升對共用函式庫的信心，以及減少除錯工作量的關鍵指標，最終能讓先進半導體裝置更快、更可靠地投入市場。

隨著 AI 晶片持續驅動高效能運算，整合密度的提升以及 PCIe 和 HBM 等複雜 IP 模組的加入，正推動著寄存器配置空間的快速擴增。這種擴增在採用傳統基於 ATE 的 ATPG 驗證方法時，可能會顯著延長驗證週期，因此亟需更高效的工作流程來加速系統啟動、除錯及產品上市時間。 本次簡報將聚焦於UltraFLEXplus 彙整將 Port Bridge 驗證工具應用於 AI 晶片驗證的實際專案實務經驗。內容重點說明 Port Bridge 如何簡化驗證工作流程、透過視覺化提升除錯效率，以及在複雜的裝置環境中支援實用的多埠協作。 討論首先從在UltraFLEXplus 上建立可擴展除錯設定的方法著手，包含關鍵的配置步驟及經實證可提升日常除錯效率的流程。 接著，基於實際的高效能運算（HPC）專案需求，我們將重點介紹那些能帶來可量化效率提升、最常被使用且影響深遠的功能，例如多埠支援與即時除錯回饋。特別是，我們將重點說明在任何目標寄存器上進行的即時電壓/電流（V/I）與頻率測量，此功能可加速除錯迭代。 最後，本文針對使用 Port Bridge 與傳統向量轉換流程時，在流程複雜度與整體效率方面的差異，進行了以數據為依據的比較，並闡明在驗證週期中哪些環節得以節省時間與精力。總體而言，本研究證實了 Port Bridge 在除錯與驗證先進 HPC 級裝置方面的可行性與有效性，並提供了可應用於類似 AI 晶片驗證挑戰的實用且可重複使用的指引。

隨著裝置複雜度持續增加，自動測試設備（ATE）的測試程式規模也日益擴大，這促使企業需要建立規模更大、更分散的工程團隊。為了在管理這份複雜性的同時，仍能維持開發速度與品質，各企業正日益將自動化及持續整合／持續交付（CI/CD）實務納入其測試程式工作流程中。 本簡報針對將 GitHub 與 Jenkins 整合至測試計畫開發流程提供實務指引，藉此建構更結構化且具擴展性的開發環境。簡報重點說明泰瑞達（Teradyne）的「測試 DevOps」框架如何支援不同規模團隊間的協作、版本控制及自動化驗證。 主要議題包含 Jenkins 管線的設計與執行，以及如何運用動態代理程式來支援單一與並行管線，涵蓋多個工作或工作簿，並具備在線上或離線環境中靈活運行的能力。 討論內容亦涵蓋與 Oasis 工具的整合以提升測試程式品質，以及將自訂軟體元件納入管線的作法。演講將基於實際專案經驗，介紹經實證有效的策略，其中包括成功支援多達 30 名工程師的團隊，同時在各項開發工作中維持效率與一致性的方法。總體而言，這項工作展示了自動化與現代 DevOps 實踐如何簡化工作流程、減少人工投入，並顯著縮短複雜半導體測試程式開發的上市時間。

Teradyne DevOps for Test（簡稱 D4T）是一個基於 CI/CD 原則建構的自動化框架，旨在簡化半導體測試程式的開發流程。該框架將原始碼控制系統作為唯一的真實資料來源，並針對離線開發與排程的線上驗證觸發自動化管線，以確保整合的一致性及測試程式品質。這些管線會產生諸如日誌、效能指標及裝置資料等寶貴的產出成果，從而建立持續的回饋循環，以提升程式的可靠性與效率。 本簡報將介紹 D4T 儀表板，該儀表板透過統一且互動式的介面，將管線輸出轉化為可付諸行動的洞察。藉由整合來自多個管線執行的數據，該儀表板使團隊能夠視覺化趨勢、監控開發進度，並追蹤隨時間變化的品質指標。 本討論將示範如何在儀表板中視覺化來自UltraFLEXplus 裝置資料，概述啟用完整功能所需的設定，並說明如何解讀這些洞察以引導開發與除錯決策。透過在執行與分析之間建立閉環，D4T 儀表板能加速回饋週期、減少人工投入，並在整個測試計畫生命週期中支持持續改進。

在設計與製造往往分散於多個據點及合作夥伴的全球半導體產業中，保護智慧財產權對於維持競爭力與公信力至關重要。雖然硬體安全歷來備受重視，但製造測試環境中與軟體相關的風險正日益凸顯。測試程式通常包含敏感資料，例如安全寄存器配置、專有演算法以及特定裝置的測試圖案，這些資料可能透過除錯工具或未經授權的存取而外洩。 被擷取的測試模式與製造數據同樣屬於珍貴資產，需要強有力的保護。 本次簡報將介紹 Oasis 工具集內 IG-Secure 解決方案的增強功能，該方案旨在保護 IG-XL 測試程式免受未經授權的存取。簡報將概述多層級的保護機制、辨識測試環境中的常見漏洞，並重點說明諸如存取控制機制與加密等緩解策略。 透過實際案例，本簡報將展示如何實施不同層級的安全措施，包括針對 IG-XL 中基於 C# 和 .NET 的新增功能所提供的擴展支援。這些方法能協助組織在整個測試生命週期中，更有效地保護敏感資料。 總體而言，此解決方案不僅能強化智慧財產權保護、提升對安全要求的合規性，更能增強組織在分散式製造環境中部署安全測試程式的信心。

Teradyne CIS 測試儀透過「影像資料處理函式庫」（Image Data Processing Library，簡稱 IDPLib）提供核心的影像與資料處理功能，使影像感測器測試能進行快速且高效的運算。IDPLib 包含影像濾波及影像間運算等常用功能，所有處理皆在測試儀的 DSP 電腦上執行。 然而，在處理專有或高度專業化的演算法時，IDPLib 存在限制，因為使用者無法修改在 DSP 上執行的中間處理步驟。 因此，自訂實作通常仰賴透過 VBA 進行的逐像素運算，這可能因資料處理效率低下而造成顯著的效能瓶頸，並延長整體測試時間。 本次簡報將介紹一種替代方案，該方案利用附加 DLL 來以更安全且高效的方式執行複雜的影像處理。透過在編譯型 C++ 環境中實作函式，此方法可提升效能與可擴展性，特別是在處理大型資料集及運算密集型演算法時。 此方法同時探討採用 DLL 解決方案時需考量的關鍵因素，包括存取違規與記憶體洩漏等潛在記憶體風險，並概述在測試環境中進行安全整合的最佳實務。總體而言，此方法論能加速執行速度、提升自訂演算法的靈活性，並改善進階 CIS 測試應用的效能，為優化影像處理工作流程提供實用的框架。

在 IG-XL 中採用 C# .NET，為將現代軟體開發實務（例如結構化單元測試）應用於半導體測試程式開闢了新契機。建立硬體獨立的測試方法，對於提升程式碼品質、加速開發進度，以及降低對有限測試資源的依賴至關重要。 本簡報將分享在 IG-XL 環境中，利用 TestHarness for .NET 函式庫建置單元測試的實用技巧，該函式庫無需完整安裝 IG-XL 即可執行測試。透過結合 MSTest 進行測試組織、Moq 進行依賴性模擬，以及 TestHarness 模擬真實的 IG-XL 行為，工程師可建立可靠且可重複的測試框架，以支援多站點情境。 演講中將介紹一套一致的設定模式，以確保每個測試皆從乾淨且受控的狀態開始，從而提升可重現性並將變異性降至最低。討論內容亦涵蓋與 IG-XL 開發相關的常用單元測試模式，例如驗證多種輸入條件、檢查與硬體抽象層的互動，以及配置模擬回應以測試邊界案例與失敗狀況。 此方法可實現多站點執行邏輯的早期驗證，讓工程師能在部署至硬體前偵測問題，並降低整體整合風險。總體而言，此方法論有助於建立快速、易讀且易於維護的測試，能在問題發生時明確識別。它使團隊能對其程式碼建立信心、簡化除錯流程，並加速 IG-XL 測試計畫的開發，同時將生產部署期間的意外問題降至最低。

IG-XL 測試程式的流程日益複雜，使得工程師在開發與除錯過程中難以迅速掌握執行路徑，並釐清特定狀態是如何達成的。這種複雜性可能導致除錯週期延長、效率降低，並在處理大型或複雜程式時增加挫敗感。 本次簡報將介紹「流程視覺化與除錯工具」（Flow Visualizer and Debugger Tool），這是一款專為簡化 IG-XL 測試程式流程的導覽與除錯而設計的跨進程輔助工具。 該工具以圖形化方式呈現程式邏輯，讓工程師能在不干擾現有工作流程的情況下，直觀地檢視執行路徑並更深入理解流程行為。 透過中斷點控制與即時資料檢視等功能，該工具能實現與測試程式的直覺式互動，協助工程師逐步追蹤執行過程，並深入洞察流程中的決策點。 其現代化介面支援高效探索程式結構與行為，提升對複雜邏輯的可視性。透過簡化除錯流程並使程式流程更易於解讀，此工具不僅縮短了問題解決時間，更提升了新進與資深工程師的工作效率。總體而言，此解決方案建立了一種更高效且使用者友善的除錯方法，不僅優化了開發工作流程，更促進了更高品質的測試程式交付。

當所需資料難以取得時，處理客戶針對 IG-XL 測試程式的除錯請求可能會相當棘手。雖然測試程式通常容易分享，但相關的模式檔案往往包含敏感的智慧財產權，或是檔案大小過於龐大——單一模式檔案有時甚至超過 1GB，而資料集總量更可能達到數十 GB。這些限制可能會延遲問題的重現，並延長診斷及解決缺陷所需的時間。 本簡報將介紹一款專為實現高效測試程式除錯而設計的工具，且無需存取原始模式資料。該解決方案會自動解析測試程式以萃取關鍵模式資訊，包括模式名稱、標籤結構、模組關聯性及 DSSC 設定，並生成由最少模式行數組成的輕量級佔位模式。透過建立與原始測試程式結構相容的最小化模擬模式，此工具讓工程師得以在不洩露專有資料或傳輸大型檔案的情況下，執行並驗證程式流程。 此舉能更快重現問題並加速除錯流程。此方法顯著降低了對客戶提供的模式資料的依賴，不僅提升了回應速度，更促進了更高效的支援工作流程。總體而言，此解決方案提供了一種克服資料存取與傳輸限制的實用方法，讓工程師在遵守智慧財產權限制的前提下，提供更快、更有效的除錯支援。

現代 ATE 工作流程越來越依賴在 ATE 環境外開發的協定層級除錯與驗證腳本，這些腳本可能採用 Python、C、C++ 甚至 .NET 語言。然而，要在 ATE 平台上運用這些現有腳本，通常需要投入大量精力進行轉換，才能將其移植至 ATE 軟體呼叫中。 本次簡報將介紹一種透過 PortBridge API 的新遠端代理程式來實現遠端協定程式設計的新方法。這使開發人員能夠直接在 ATE 上重複使用現有腳本，無需進行侵入性且容易出錯的移植作業。 PortBridge 通常作為 C# .NET 函式庫在 IG-XL 內運作。 我們的解決方案透過提供適用於 .NET Framework、.NET Core、Python 及 C++ 的遠端代理程式來擴展此功能。這些代理程式會將協定指令轉發至在測試儀上以進程內方式執行的 PortBridge，讓外部程式能夠驅動實際的硬體互動，同時系統在 IG-XL 中仍保持閒置狀態。透過此方法，工程師可遠端執行 Python 腳本、C++ 可執行檔或其他特定語言的工具，直接在裝置上記錄並除錯協定交易。

隨著裝置複雜度不斷增加，數位、直流（DC）及射頻（RF）測試儀器在測試過程中擷取的即時數據量持續增長。在多個接腳和測試點之間高效處理這些數據，對於維持現代測試程式的效能與可擴展性至關重要。 本簡報將介紹 IG.NET 中新的 DSP 方法屬性 RunDspType.Site 與 RunDspType.PinSite，這些屬性可實現跨多個測試點與引腳對擷取資料的即時並行處理。這些屬性支援在 DSP-PC 環境中，以更結構化且高效的方式處理由硬體產生的大量資料流。擷取的資料透過靈活的資料模型進行管理，這些模型代表測試點或引腳-測試點層級的測量結果。 這些資料結構會根據網站或針腳網站的分組劃分為較小的區塊，並分佈於多個處理核心上，使 DSP 子系統能夠實現高程度的並行處理，並提升整體處理效率。 此方法透過提供處理多維資料的一致框架，簡化了實作流程，減少了對複雜自訂邏輯的需求。同時也提升了程式碼的可讀性、可維護性與可重複使用性，使工程師能夠開發出更具可擴展性與效率的測試解決方案。 文中透過直流、數位及射頻應用的實際案例，展示這些方法如何簡化資料處理工作流程並提升執行效能。總體而言，此功能強化了 IG-XL 在即時資料處理方面的效率，為日益資料密集的測試環境提供更快的處理速度、更簡潔的程式碼結構，以及更具可擴展性的解決方案。

現代半導體裝置日益需要具備適應性且以響應為導向的模式執行，然而許多傳統的模式生成流程仍僅限於簡單的週期重複結構。這些限制使得團隊無法充分利用UltraFLEXplus 先進UltraFLEXplus （例如多位元匹配迴路和動態分支），導致系統上線速度變慢，且除錯週期效率降低。為彌補此缺口，我們開發了一款增強版的內部模式生成工具，以支援這些先進功能並實現工作流程的現代化。 本簡報將說明這項升級後的工具如何分析舊式測試模式、識別受被測裝置 (DUT) 影響的時序區域，並將其轉換為能動態響應裝置行為的優化多位元匹配迴路結構。此方法可減少不必要的時鐘週期、將人工干預降至最低，並產生更簡潔、更高效且符合UltraFLEXplus 測試模式。 演講中亦探討了關鍵挑戰，包括在被測裝置（DUT）回應變動的情況下處理分支條件，以及在整合超時與備用邏輯的同時，維持輸出結果的可讀性與量產就緒性。解決這些挑戰對於確保可靠且具備硬體意識的測試模式生成至關重要。總體而言，此解決方案展示了如何將UltraFLEXplus 先進UltraFLEXplus 有效整合至內部工具鏈中，為測試工作流程的現代化以及管理日益增加的裝置複雜性，提供了一個實用的框架。

測試程式的開發往往仰賴在硬體上執行以進行最終驗證，若在流程後期才發現問題，可能會造成巨大的時程壓力。此外，要確保所有測試流程路徑均獲得完整覆蓋往往相當困難，這可能影響整體程式的品質。透過實現逼真的離線測試，可在矽片問世前進行更徹底的驗證，從而顯著提升生產力。 本簡報將介紹UltraFLEXplus 「虛擬執行引擎」（Virtual Runtime Engine），該引擎能利用真實或模擬的資料（這些資料能準確反映線上行為）來離線執行測試程式。此功能讓工程師無需立即存取硬體，即可驗證測試方法與流程邏輯。該解決方案支援多種產生回應資料的方法，包括記錄實際程式執行過程，或透過應用程式介面以程式化方式建立資料。這種靈活性使工程師能在開發過程中模擬各種測試條件與邊緣案例。 透過實現更全面的離線驗證，此方法可減少後期階段的問題、提升程式覆蓋率，並加速開發週期。總體而言，虛擬執行時引擎在提升測試程式品質的同時，也降低了對有限硬體資源的依賴，協助團隊在更緊湊的時程內交付更穩健且可靠的測試解決方案。

自推出以來，IG-Correlate 透過 Oasis 開發人員與核心使用者社群之間的持續合作，不斷演進。隨著工具日趨成熟，其在測試工程工作流程中的應用範圍已大幅擴展。 本簡報將概述 IG-Correlate 的功能，並重點介紹常見的應用案例，以展示其在日常測試工程活動中的價值。這些應用案例包括：生成結構化報告以格式化及分析測試計畫資料、與 DevOps 管道整合以自動化測試計畫評估，以及運用互動式視覺化工具來評估整體計畫的健康狀況。 討論內容亦將說明如何將這些應用案例整合至現有工作流程中，使團隊能夠提升開發與驗證流程的效率、一致性及透明度。隨著 IG-Correlate 透過用戶驅動的增強功能與開發努力持續演進，它將進一步簡化預關聯流程，並鞏固其作為測試工程生態系統中關鍵工具的角色。

GitHub Copilot 越來越常被用於加速軟體開發，但若要持續獲得成效，僅僅啟用這項工具是不夠的。本場演講將分享從實作經驗與系統化實驗中汲取的實務教訓，重點探討如何在維持程式碼品質與一致性的同時，將 Copilot 有效整合至現代開發工作流程中。 討論內容涵蓋如何在常見的開發環境（包括 Visual Studio Code 和雲端工作區）中配置及使用 Copilot，以及開發人員如何透過提供清晰且結構化的背景資訊來提升結果品質。演講將展示諸如撰寫描述性註解及在高層級定義開發意圖等技巧，藉此引導 Copilot 產生功能性程式碼，範圍從簡單的程式碼片段到完整的函式與類別實作皆涵蓋其中。 除了程式碼生成之外，本次簡報還重點介紹了重構、除錯及程式碼理解等實務應用案例。它展示了 Copilot 如何協助識別問題、提升可讀性，並在資料處理、自動化及 DevOps 工作流程等常見領域中加速開發進度。本場次亦探討了如何自訂 Copilot 的行為，使其符合專案標準與個人編碼風格。 演講中探討了可重複使用的提示模板和持久化指令檔案等方法，藉此提升一致性、減少重複輸入，並引導工具遵循首選的編碼模式。 最後，將介紹團隊採用 Copilot 的最佳實踐，包括維護開發標準、確保各貢獻者產出結果的一致性，以及在開發速度與適當的程式碼審查之間取得平衡的方法。總體而言，本次簡報提供了一個將 AI 輔助編碼整合至日常工作流程的實用框架，使開發人員能在實際工程環境中提升生產力，同時維持高品質且易於維護的軟體。

超寬頻（UWB）應用的測試程式開發日益複雜，這促使業界亟需更具可擴展性、可維護性及效率的軟體解決方案。將舊有的測試程式遷移至現代化程式設計環境，可顯著提升開發生產力與長期可維護性。 本簡報將說明如何利用 IG-XL 11 將 UWB 測試程式從 VBT 轉換為 C# .NET，並重點闡述採用現代化、物件導向程式設計框架所帶來的優勢。此轉換透過與現有及新開發的函式庫整合，實現更高的程式碼重複利用率；同時提升除錯效率，並藉由更易讀且結構化的程式碼設計來增強可擴展性。這些優勢有助於減少開發工作量，並加速將複雜的測試解決方案部署至生產環境。 討論內容涵蓋數位、類比及射頻（RF）測試元件的轉換，包括連續波與調變射頻測量。測試案例範例包含連續波形產生與擷取、調變波形產生與擷取、發射機功率、調變精度及頻譜掩模。轉換過程亦探討如何將進階數位訊號處理（DSP）例程整合至新架構中。 此測試實作運用了多種儀器，包含 RF、數位及類比資源，並展示轉換後的程式如何在完整的測試環境中運作。總體而言，遷移至 C# .NET 為開發與維護先進的 UWB 測試程式提供了穩健的框架，不僅能提升程式碼品質、縮短除錯時間，更能加速複雜裝置投入量產的時程。

加速矽晶片上線對降低開發風險及達成緊迫的上市時程目標至關重要。傳統工作流程通常將實驗台除錯與量產測試環境分開，導致工程師在等待封裝元件以及在各種工具與平台之間切換時，造成延誤。 本簡報將介紹一種透過整合 PortBridge 與 Lauterbach Trace32 工具，使工程師能直接在自動化測試設備（ATE）上進行早期核心層級除錯的方法。此解決方案彌合了設計驗證與量產測試之間的鴻溝，讓工程師無需等待最終封裝完成，即可在晶圓層級應用熟悉的除錯工作流程。 此方法的關鍵優勢在於能夠在實驗台與 ATE 環境中重複使用現有的除錯方法和工具，從而提升工作流程的一致性並減少整合工作量。該系統透過基於 Trace32 的記錄功能實現高效的測試模式生成，同時藉由共享且統一的除錯環境，支援設計、軟體與測試工程團隊之間的協作。討論重點在於說明此整合如何透過實現與裝置核心的即時互動，並減少跨不同平台進行多次驗證週期的需求，從而簡化系統啟動流程。 這使得在早期矽片階段能更快速地識別並解決問題。一項實際案例的實施成果顯示，開發效率有可量化的提升，包括大幅縮短上線時間，證實了此方法在生產情境中的有效性。總體而言，此方法學可減少除錯週期、改善跨團隊協作並加速矽片驗證，不僅能加快產品開發速度，同時維持持續改進及未來裝置架構的靈活性。

為半導體測試設計裝置介面板（DIB）是一項複雜且耗時的過程，工程師必須將數百個裝置引腳映射至適當的測試儀器，同時滿足電氣、時序及佈線等限制條件。此過程通常涉及反覆的決策與手動優化，導致開發時程延長，並增加設計錯誤的風險。 本簡報將介紹一種基於機器學習的方法，用於優化ETS-800 UltraFLEXplus 類比與數位裝置測試的 DIB 設計資源分配。該解決方案採用結構化框架，可自動化設計流程中的關鍵步驟，從而減少對手動迭代的依賴。此方法論包含兩階段的工作流程：第一階段著重於透過結合領域專業知識與啟發式評估所建立的評分系統，進行智慧型儀器選型。 第二階段則執行「資源感知」的通道分配，在滿足設計限制條件的同時，實現可用硬體的高效利用。透過結合機器學習技術與專家驅動的規則，此框架不僅提升了決策的一致性，更加速了設計流程。它能更精準地將訊號映射至資源，並降低因設計效率低下而導致昂貴電路板修改的可能性。 此方法的結果顯示，開發時間大幅縮短，將傳統上需耗時數天的流程，轉變為僅需數小時即可完成的流程。此外，優化的資源分配策略不僅提升了整體設計品質，亦支援更高效的測試執行。總體而言，此解決方案提供了一個可擴展且實用的框架，用於現代化 DIB 設計工作流程、提升生產力，並使針對日益複雜的半導體裝置的測試解決方案得以更快部署。

在半導體製造中，修整（trimming）是一項關鍵製程，透過編程修整代碼來調整元件內部參數，以符合目標規格。此步驟可補償製程變異，並確保元件性能的一致性。然而，要在多個廠區實施高效的修整程序，無論在準確性或整體測試時間方面都面臨挑戰。 本簡報將介紹一套通用型修整框架，其設計旨在兼具靈活性、可擴展性，並能輕鬆整合至各類測試應用中。此解決方案基於高效的二分搜尋方法，可在使用者定義的範圍內確定最佳修整迭代次數，並找出最精確的修整代碼。 該演算法會根據每個活躍測試點的測量結果動態調整搜尋範圍，並在測試點符合定義標準後，將其從流程中移除。 這種自適應方法不僅能讓所有測試點並行處理，同時將不必要的迭代次數降至最低，從而顯著提升測試效率。該框架以可重複使用的模組形式實現，可部署於多台儀器上，並能與不同測試方法整合，包括協議感知型及基於 PortBridge 的環境。總體而言，此方法不僅提升了修整精度、縮短了整體測試時間，更為高產量的半導體生產提供了可擴展的解決方案，使各類應用中能進行更高效且一致的裝置校準。

管理泰瑞達（Teradyne）多元的軟體生態系統，對測試工程師和管理員而言是一項重大挑戰。由於關鍵工具分散於 eKnowledge 各處，使用者必須面對版本依賴關係、相容性要求及工具發現障礙所交織而成的複雜網絡。當需支援多個 IGXL 版本時，這種複雜性更會加劇——每個版本都要求特定的工具版本對應，不僅造成管理負擔，還可能引發配置錯誤。 泰瑞達的集中式配置平台旨在透過統一的軟體管理，消除此類複雜性。 我們的解決方案提供單一介面，用於發現、安裝及管理所有泰瑞達工具，同時維持整個生態系統的版本相容性。該平台具備智慧推薦引擎，能根據使用者工作流程及已安裝的配置建議相關工具，協助工程師發現那些他們原本可能忽略、卻能提升生產力的實用工具。 該平台建基於可擴展的插件架構，可無縫整合自訂工具與第三方實用程式，讓組織在維持集中式監督的同時，也能量身打造其軟體環境。 各工具可發送其運作狀態，以提供即時系統健康狀況監控。針對隔離環境，該平台具備企業級部署功能，讓 IT 管理員能在遵守安全協議的前提下，分發經過篩選的工具套件與更新。這種全面性的方法，將軟體管理從零散且耗時的流程，轉變為精簡的工作流程，從而最大化工程生產力並減少因配置問題導致的停機時間。

半導體測試作業所產生的資料集日益多元，而其中許多資料來源並未遵循標準測試資料格式（STDF）。儘管 PDF Exensio 內建了強大的 STDF 原生支援功能，但許多客戶仍因沿用舊有工作流程或營運需求，而產生基於 ASCII 的專有資料日誌。這些非標準格式不僅會拖慢資料導入速度，更會對一致性的資料擷取與可擴展性分析造成阻礙。 本次簡報將介紹一種簡化的方法，用於將客戶專屬的 ASCII 數據日誌轉換為與 PDF Exensio 匯入工作流程相容的結構。此方法首先進行自動化預處理步驟，以準備所需的執行上下文和元數據。接著，利用 Exensio 可配置的匯入工具來映射關鍵欄位，包括測試名稱、測試編號、場站資訊及參數化結果。 一旦定義完成，資料定義設定即可儲存並重複使用，使未來相同格式的資料記錄能以最少的額外工作量進行匯入。透過實現非 STDF ASCII 資料記錄的可重複匯入，此方法不僅能降低工程開銷、縮短分析所需時間，更能擴展 PDF Exensio 作為靈活分析平台的實用性，使其能支援廣泛的客戶自訂資料記錄格式。

精確地測試裝置始終是首要考量。然而，一旦達到精確度，重點便轉向將測試時間縮至最短。了解哪些因素會影響測試精確度，也能揭示如何加快測試速度。 EVM 測試的準確度會受到各種設定的影響，包括增益、全範圍 (FS) 及中頻 (IF) 值等儀器參數。其中一個常被忽略的設定是調變密度，亦即 QAM 等級。在信號對噪比 (SNR) 受限的低功率等嚴苛條件下，使用 4096 QAM 等高階 QAM 往往會導致 EVM 測量結果不準確。 本次簡報將探討：如何根據當前條件選用正確的波形來測試裝置；如何依據調變頻寬選擇適當的取樣率與中頻；如何分析星座圖以協助釐清 EVM 表現不佳的原因；以及最後，如何運用實用方法縮短測試時間。 相反地，在相同條件下採用較低階的 QAM（例如 16QAM），仍能獲得準確的結果。一旦確認了準確性，使用者便可評估不同的縮短測試時間技術是否會影響測量精度。縮短測試時間最有效的方法是減少處理的樣本數量，這可透過限制測試的時間成分和／或降低採樣率來實現。 在優化調變測試時間之後，縮短測試時間的最後考量在於簡化程式流程並有效利用 DSP 運算資源。將準確性置於首位，能建立對測試結果的信心，從而以合乎邏輯的方式縮短測試時間。最終，這將透過縮短測試時間並維持最高可能的良率準確性，從而實現成本節約。

測試 Wi-Fi 7 和 LTE 等新一代無線裝置，需要採用先進的方法來應對日益增加的射頻複雜性，同時在量產環境中維持高吞吐量。在確保精確測量性能的同時縮短整體測試時間，是大量生產面臨的關鍵挑戰。 本簡報將說明如何在UltraFLEXplus 採用具備多重 RF 資源的 x16 DIB 配置，開發並優化 Wi-Fi 7 與 LTE 測試解決方案。此項工作著重於提升效率，同時針對先進調變方案與寬頻寬需求維持高測量精度。所解決的關鍵挑戰包括縮短測試時間，以及驗證關鍵 RF 參數，例如寬頻運作與高階調變性能。 為滿足這些需求，開發了一套客製化 RF 函式庫，用以簡化測試執行與程式設定流程，從而更有效率地處理複雜的量測例程。討論內容亦重點闡述了訊號品質的評估方法，包括運用專用的測試配置來驗證苛刻條件下的性能表現。文中分享了從專案中汲取的經驗教訓，涵蓋 DIB 設計的考量因素以及 RF 儀器設備所面臨的限制，為未來的實作提供實務指引。 測量結果顯示，各測試流程在效率與並行效能方面均有顯著提升，在維持高吞吐量與一致性的同時，測試時間亦大幅縮短。總體而言，此方法為先進無線裝置提供了可擴展且優化的測試解決方案，支援新興通訊技術的高效量產測試。

現代電子裝置的測試要求日益複雜，不僅需要更高的測量精度與通道密度，還必須支援先進的裝置架構。因應這些不斷演變的需求，對於維持高壓測試環境中的性能與效率至關重要。 本簡報將介紹 UVI96，這是一款專為滿足上述需求並同時提升整體測試效率而設計的高壓儀器。UVI96 以 UVI264 為基礎，採用浮動式儀器架構，透過整合式高壓通道、時間測量單元、差分電壓測量功能以及精密參考源，支援各種嚴苛的應用場景。 本討論將深入概述該儀器的關鍵功能模組及其在系統中的作用，並闡述浮動架構的實現方式——該架構可支援寬廣的電壓範圍運作——同時概述在此環境中管理與平衡電流的策略，以確保測量結果的穩定與精確。 文中透過應用範例，展示此架構如何支援實際的高電壓測試情境，並突顯其在精度、靈活性及系統效率方面的提升。總體而言，UVI96 為先進的高電壓測試提供了可擴展的解決方案，使工程師能夠在生產環境中維持精度與性能的同時，因應日益複雜的裝置需求。

汽車用毫米波雷達已成為先進駕駛輔助系統（ADAS）的關鍵感測技術，其仰賴頻率調變連續波（FMCW）訊號來精確測量物體的距離、速度及角度。隨著這些系統邁向大規模量產，驗證 FMCW 的性能已成為一項重大的技術挑戰。 掃頻帶寬、頻率斜率、掃頻週期時間及積分非線性等關鍵啁啾參數，會直接影響雷達的精度與系統可靠性。同時，在毫米波頻段運作時，需要精確的頻率轉換與校準、高速資料擷取以支援快速啁啾訊號採集，以及嚴密的時序同步以確保測量精確。 本簡報將介紹一套基於UltraFLEXplus 、採用 UltraWave24G 與 DX81 儀器的全面性 FMCW 測試解決方案。此方案涵蓋從硬體架構到軟體實作的完整測試工作流程。透過 IG-XL 軟體與嵌入式 DSP 處理，該系統可擷取下變頻後的 FMCW 啁啾訊號，執行數位 IQ 解調，並重建頻率調變曲線以萃取關鍵性能指標。 本討論將展示這些技術如何在維持適合量產環境的效率同時，精確測量掃頻帶寬、頻率斜率及積分非線性。驗證結果突顯了該解決方案的穩定性、可擴展性與重複性，並證明其具備支援大量生產環境中高性能毫米波雷達測試的能力。

MicroLED 技術因其具備高能效、高亮度、作為無機解決方案的堅固性，以及在擴增實境與虛擬實境等新興應用中的可擴展性等優勢，正受到越來越多的關注。它正逐漸成為下一代顯示系統的關鍵推動力，同時也引起了短距離資料通訊領域的關注——相較於基於雷射的解決方案，它在該領域能提供更簡便的整合方式。 儘管具備這些優勢，MicroLED 裝置的測試仍面臨重大挑戰。該技術尚處於成熟階段，且每片晶圓上發光元件的高密度，為測量與資料處理帶來極大的複雜性。對於 AR 和 VR 等應用，由於光導波管的光學耦合效率較低，以及需要以反映人類視覺感知的方式來表徵性能，因而衍生出額外的挑戰。 本次簡報將探討與 MicroLED 測試相關的關鍵挑戰，並檢視當前用於克服這些限制的方法。 演講將探討如何管理龐大的元件數量、提升測量一致性，以及調整測試方法以精確捕捉電氣與光學性能。討論亦將重點說明如何擴展測試解決方案以支援量產，其中吞吐量、重複性與良率優化至關重要。總體而言，本研究深入剖析了 MicroLED 技術不斷演進的測試需求，並闡述了實用的方法，以支持該技術從新興技術過渡至成熟的大規模量產。

針對 SiC、MOSFET 及 IGBT 等功率元件進行交流開關測試，對於評估其動態性能（包括開關速度與功率損耗）至關重要。然而，此類測試本質上具有高風險，特別是在接近元件極限或處於參數不匹配的條件下運作時。在此類情境中，可能發生過電流或鎖定效應，進而導致元件受損或完全失效。 本簡報針對交流開關測試中因過電流引起的失效挑戰，並介紹一種旨在提升測試安全性和可靠性的保護方案。首先，簡報將探討鎖定效應的根本機制，並釐清在高應力測試期間可能觸發破壞性事件的條件。基於此分析，簡報提出了一種過電流保護電路，作為測試系統中的關鍵安全防護措施。 該電路可即時監控電流狀態，並在異常情況下透過阻斷驅動訊號迅速停用裝置，從而防止狀況進一步惡化，並保護裝置免於受損。 文中探討了關鍵的設計考量，包括檢測靈敏度、響應時序，以及與測試環境的整合，以確保在快速瞬變條件下仍能可靠運作。實驗結果顯示，所提出的保護方案能夠準確檢測過電流事件，並以足夠快的速度做出響應，從而防止災難性故障。總體而言，此解決方案使交流開關測試更安全且更穩健，讓工程師能在降低風險的情況下，於嚴苛條件下評估元件性能，從而提升測試可靠性，並在特性分析與生產測試期間保護珍貴的元件。

在半導體生產過程中，精確的電容與電阻測量對於評估元件的切換性能與可靠性至關重要。在晶圓層級，輸入電容與閘極電阻等參數特別敏感，需要兼具高精度與高效能的測量技術，以支援大規模量產。 本報告闡述針對大直徑晶圓上輸入電容與閘極電阻所開發及優化的並行測量技術。傳統的串行測量方法往往導致測試時間過長，進而限制整體生產效率與產能。 為解決此挑戰，我們實施了一種採用多台 LCR 儀器的並行測量配置，在維持測量精度的同時提升效率。此方法可實現多通道同步資料擷取，大幅縮短總測量時間。 此外，本文亦探討了在大尺寸晶圓上實現穩定柵極電阻測量的方法，重點在於校準策略與接地技術，以確保測量結果的可重複性與可靠性。研究結果展示了可提升晶圓級電容與電阻測試性能及效率的實用解決方案。總體而言，這項研究提供了一種在維持精確度的同時提升測試吞吐量的可擴展方法，為大規模半導體生產環境提供了寶貴的指導。

傳統用於電源及離散應用的硬體架構，通常依賴集中式的 PCB 設計，其中周邊模組主要作為輔助電路模塊運作。雖然這種方法相當有效，但可能會帶來可擴展性、整合複雜度以及單點故障等限制。 本簡報將介紹一種去中心化的硬體架構，該架構透過在每個模組內嵌入獨立控制功能，並透過標準化介面將其相互連接，從而重新定義了此模型。此結構可實現靈活的堆疊、可擴展的系統配置以及更佳的模組化，從而消除許多與集中式設計相關的限制。此方法的關鍵要素在於開發了一款在浮動電源域內運作的模組化控制器，藉此提升隔離效果，並緩解以地為基準的設計中常見的雜訊相關挑戰。 此設計不僅能提升運作可靠性，更透過消除對中央電路板共享控制路徑的需求，簡化系統整合流程。硬體模組採用緊湊的卡片式外型設計，支援平台層級的標準化，並便於在不同應用中重複使用。 此模組化設計方法可減少設計迭代工作量、提升系統可維護性，並強化模組層級的故障隔離能力。比較評估顯示，分散式架構不僅降低了整合複雜度、加速了開發週期，同時也提升了可靠性與可擴展性。總體而言，此方法為未來的硬體系統開發提供了更穩健且靈活的基礎，不僅能實現可擴展的擴充能力、簡化設計流程，更能提升長期性能。

由於插座和裝置介面板所引入的寄生電感與電容，測試 6 合 1 功率模組面臨著重大挑戰。這些寄生效應可能導致振盪及各相間的測量值波動，因此在開發過程中需要仔細的設計考量與廣泛的驗證。 本簡報介紹了一種實用且具成本效益的方法，用以提升多相功率模組的測量穩定性。 該方法利用現有的「2 合 1」測試資源，並採用多點接觸測量技術，在測試過程中將各相隔離。透過降低寄生元件的影響，此方法能有效抑制振盪，並提升所有相位測量結果的一致性與可靠性。此外，它還最大限度地減少了複雜的 DIB 重新設計及大量前期驗證的需求，有助於簡化開發工作流程。 本文重點探討實施此方法的關鍵考量因素，包括測試佈局策略與測量順序規劃，以確保精確的相位隔離。總體而言，此解決方案提供了一種可擴展且低成本的方法，用以提升先進功率元件測試的測量精度與可靠性，進而支援日益複雜的多相模組更高效的驗證與量產。

48 V 電源架構在電動交通領域的廣泛採用，正推動著對電源模組進行精確驗證的需求，以確保其性能、可靠性與安全性。 本簡報闡述了一種針對 80 V 電源模組的結構化測試方法，重點在於盡可能降低測試系統中的寄生電感，以獲得可靠的測量結果。 電氣性能的評估是透過效率測量、交流與直流參數特性分析，以及在穩態與瞬態運作條件下的動態響應分析來進行。 本簡報特別著重於測試環境的實體建置，並說明如何透過降低輸入端、輸出端及儀器連接處的迴路電感，來有效抑制電壓過衝、振鈴現象，以及在高 di/dt 事件發生時避免保護機制意外觸發。 作為整體測試方法的一部分，保護功能（包括過電流和短路保護）亦經過驗證。該方法論突顯了可提升測量重複性，並加強與實際電動車運行條件相關性的最佳實踐。

本簡報介紹一款專為碳化矽功率元件進行進階關斷狀態特性分析而設計的高壓量測平台，該平台可提供最高達 8 kV 的電壓。隨著元件擊穿電壓持續提升至數千伏特級別，測試環境需要具備更高的電壓輸出能力、更完善的隔離措施以及更強大的量測能力。 該平台專為滿足這些需求而設計，可對 BVDSS 和 IDSS 等關鍵關斷狀態參數進行精確且可重複的評估。它整合了保護機制與可程式化電壓上升曲線，以確保在各種測試條件下都能安全運作並獲得一致的測量結果。此解決方案專為整合至自動測試設備（ATE）系統（包括ETS-88）而設計，支援同步控制介面、安全互鎖機制，以及適用於特性分析與量產測試流程的各種配置選項。 總體而言，該儀器透過為次世代碳化矽元件開發、可靠性篩選及大量生產提供可擴展且可靠的解決方案，滿足了高壓測試領域的關鍵需求。

在電動車和太陽能系統等高功率應用領域中，碳化矽元件正迅速取代傳統的矽基技術。 與此同時，人工智慧資料中心的電力需求不斷攀升，正推動產業朝高壓直流架構轉型；在此架構下，碳化矽元件憑藉其在 800 V 及以上電壓下的卓越性能，正成為關鍵的推動力。這些應用需要極高的可靠性，因此精確評估短路耐受能力與大電流性能，對於系統的長期穩定性至關重要。 本簡報將探討因碳化矽（SiC）元件的材料特性與快速切換行為所衍生的短路測試挑戰。短路電流可能達到額定電流的數倍，且伴隨極高的 di/dt 與 dv/dt 條件，這要求測試系統必須能在維持低寄生電感的前提下，提供高尖峰電流。這些條件還會產生顯著的電磁干擾，對閘極驅動器設計與測量穩定性提出額外要求。 本文介紹了一種基於高功率自動測試設備（ATE）的測試解決方案，旨在應對這些挑戰。此方法能在短路條件下精確測量高電流水準，同時維持系統穩定性與測量精確度。特別著重於克服高電流測試期間的電壓降效應，並擴展測試系統的性能極限，以滿足嚴苛的應用需求。 此外，該解決方案針對極端條件下柵極驅動器的性能進行評估，重點在於隔離與抗干擾能力，以確保在快速切換事件中仍能可靠運作。總體而言，此方法論為驗證 SiC 元件的關鍵可靠性特性提供了穩健的框架，不僅支援其應用於新一代電動車及 AI 資料中心電源系統，同時也實現了可擴展的大規模量產測試。

在高壓功率半導體晶圓測試過程中發生電弧現象，數十年來一直是個問題。隨著車輛電動化及人工智慧對功率需求的日益增長，寬禁帶（WBG）技術的採用正加速推進，並迅速拓展至更高電壓與功率密度的領域。為滿足這些新的市場需求，相關要求也隨之改變。 這些器件的特徵包括： • 功率密度不斷提升，器件尺寸日益微型化 • 轉向使用更大尺寸的晶圓（300mm），需要更高的並行測試位點數量 • 提升系統效率，實現更快的切換速度 • 技術日趨成熟，晶圓良率卻隨之下降 這些技術需求，加上為滿足市場需求而將高壓元件規模化生產的商業需求，正推動著晶圓測試過程中電弧發生率與嚴重程度的上升。在本場簡報中，我們將探討市場趨勢、晶圓上的電弧類型、電弧對系統／晶圓的影響、標準的風險緩解措施、能源管理技術，以及最終的技術與商業權衡。

人工智慧伺服器與大型 GPU 叢集的快速成長——其每機架功耗更超過 100 kW——正推動電源管理 IC 市場發生重大轉型。此趨勢正加速對高效能與整合式解決方案（例如高性能 DrMOS 元件）的需求，使人工智慧伺服器領域成為下一代 PMIC 技術的關鍵成長動能。 測試高電流 DrMOS 元件面臨多項技術挑戰。其中最關鍵的挑戰之一，在於如何精確測量超低導通電阻（RDS(on)），因為該參數可能受到寄生電阻和自發熱的顯著影響。為解決這些挑戰，必須採用短脈衝測量和開爾文感測法等先進技術，以確保測量精度。 本簡報重點介紹專為高功率與高電流應用設計的測試解決方案，涵蓋 DrMOS 及智慧功率級。內容探討這些方法如何解決關鍵的量測挑戰，並提升測試精度與效率，重點在於協助在嚴苛的生產環境中實現可靠的驗證。

HSD 64 於 2024 年在 ETS 800 平台上正式推出。雖然先前已發表過一篇介紹性論文（《介紹適用於ETS-800 的 HSD-64》），但本文旨在於該儀器正式發布後，對其進行深入剖析。 相較於 HSD-32，HSD 64 的通道密度提升一倍，不僅提高了測試站點的效率，並降低了測試成本（COT），但其真正的重大突破在於擴充的功能集。 其中包括 DSSC 多引擎功能，可實現異步與分層的裝置通訊協定；DIB 存取功能，這是一種具備扇出能力的 1:8 式多工器；以及針對在 HSD-32 上開發的應用程式所提供的軟體模擬模式。 相容性仍是核心考量；因此，本文將深入探討 HSD 64 的仿真效能模式與限制，並詳細說明 API 及基於測試圖案的操作之仿真行為。此外，亦將探討各項效能數據議題，涵蓋直流精度提升、記憶體容量及測試圖案執行時間等內容。此深度解析將為使用者提供實用指引，協助其最大化 HSD 64 的價值，同時確保能從舊版 HSD 32 應用程式順利過渡。

本簡報概述了 OMS 儀器的功能及其初步性能結果，並重點介紹其在電池管理系統、電壓基準及其他電源管理裝置等精密測量應用中的作用。 OMS 與 QMS 保持硬體及 API 層級的相容性，因此只需進行最少的系統變更，即可安裝於同一插槽中。 透過簡單的配置更新，即可將現有的 QMS 通道映射至 OMS，從而實現現有測試環境內的無縫過渡。為達到高測量精度，OMS 採用精密儀器進行校準，包括是德科技 (Keysight) 3458A 數位萬用電錶、Fluke 732C 電壓參考標準器，以及專用的校準 DIB。 OMS 具備八個通道，每個通道均整合了一個高解析度 24 位元 ADC、一個高速 14 位元 ADC 以及一個 20 位元參考 DAC。此架構允許 ADC 與 DAC 同時運作，並由具備自動及按需自校準功能的溫度穩定電壓參考源提供支援。本文呈現初步的性能測試結果，展示該系統在各種精密應用中之測量精度、穩定性及整體系統能力。

ETS-800 執行高電流 AWG 測試模式時，如何在不影響整體測試時間的前提下維持穩定的 SPMB 助推軌電壓，是一項挑戰。傳統方法依賴手動插入延遲並透過反覆調整來微調，這往往會導致過長的等待時間並降低效率。 本簡報介紹了一種用於動態助推軌管理的自適應解決方案，可在執行 AWG 測試模式期間優化性能。 該方法會在執行前分析使用者定義的 AWG 測試圖案，以預測預期的電壓放電行為，並確定正常運作所需的供電軌電壓。根據此預測，演算法僅會施加供電軌充電所需的最低延遲，避免不必要的閒置時間。在執行過程中，系統會持續監控供電軌狀態，並動態調整時序以確保達到目標電壓，從而消除手動調校的需求。 此外，此解決方案可提供所應用充電時間的可視化資訊，讓使用者能進一步優化測試流程順序並提升整體效率。總體而言，此自適應方法能將延遲開銷降至最低、縮短總測試時間並簡化實作流程，為在大電流測試操作期間維持電源軌穩定性，提供了一種更高效且使用者友善的方法。

ETS-800 是用於功率級元件測試的領先 ATE 解決方案，本簡報將介紹這些應用中的關鍵測試方法。簡報首先概述了近期開發的功率級原型示範套件，該套件旨在加快對技術諮詢的回應速度，並支援快速實驗。 該示範套件採用基於 Rapid Proto 子卡的標準騎乘式與連接器介面，相較於傳統的全功能子卡解決方案，能縮短開發週期。此方法可利用既有的 DIB 設計與儀器執行關鍵測試，從而加速驗證流程，並提升對整體測試解決方案架構的信心。 透過針對特定裝置需求提供更快速的回饋，此解決方案能提升評估與優化各類功率級裝置測試策略的能力。此外，本簡報將重點介紹 SPU-8112 儀器，並探討其在測試功率級裝置時的優勢，包括證明該儀器在高功率、高電流應用中有效性的關鍵發現。

使用ETS-800 工程師若能更深入了解其新功能，將能從中獲益，這些功能包括匯流排連接、強制與感測短路、本地開爾文連接、銀行模式、SPU 驅動器模式、APU32 150k 開爾文電阻、UPD64 SH 連接，以及 QMS 強制電壓基座輸出功能。 本簡報將闡明這些功能，並示範如何運用它們來執行接觸電阻測量、DIB 診斷及開爾文檢查，且無需在 DIB 上加裝額外硬體。內容涵蓋多種 Cres 測量技術，包括利用 SPU 驅動模式實現約 1 歐姆的精度、SPU 參數化開爾文功能，以及結合 APU 與 UPD 資源使用銀行模式，以測量高、低、強制及感測連接的 Cres 值。 此外，本簡報亦針對驅動模式的運作行為進行詳細說明，包括感測引腳如何持續被利用，並探討 spu2112kelvinmode() 函式以及 HSD64 DIB 存取匯流排。 討論內容還說明了如何在連續性測試期間，利用 APU32 150k 開爾文電阻執行開爾文檢查。接著，演講重點闡述了在ETS-800 上執行開放式插座負載板檢查的優勢ETS-800 示範了驗證不同元件的幾種方法，特別是在涉及開爾文連接的配置中。 此外，本簡報還闡述了ETS-800 的軟硬體功能（例如每針腳的 APU 電平限制器）如何能省去在施力端與感測端之間使用外部電阻的必要性。最後，簡報將檢視應用這些技術來驗證接觸電阻、凱爾文連接及整體負載板功能時，對測試時間的影響，並包含精選的客戶案例及自動生成工具的使用經驗。

多站點索引並行測試是自動化測試設備（ATE）中的一種先進方法，相較於傳統的多站點方法，能實現更高的吞吐量並降低成本。透過優化裝置在測試流程中的處理與索引方式，此技術可提升整體系統效率，對於測試時間較短的裝置尤為顯著。 本簡報將介紹多站點索引並行測試，以及其在ETS-800 搭配支援型處理器的整合實作。 此方法著重於在將所需測試機配置降至最低的同時，最大限度地提高每小時測試量，從而更有效率地利用資本設備。除了測試執行之外，該方法還將下游流程（例如雷射標記、自動光學檢測以及膠帶與捲盤處理）整合到簡化的生產流程中。此程度的自動化可減少人工干預、縮短生產週期，並降低整體製造成本。 本討論概述了索引並行功能的實作，並強調在生產環境中部署此方法時需考量的關鍵因素。此外，亦分享開發過程中獲得的見解，包括系統整合的挑戰與優化策略。總體而言，此方法展示了如何透過協調測試與處理自動化，顯著提升生產力、降低營運成本，並支援可擴展且高效率的大規模生產解決方案。

繼電器的選用、使用與維護，對於實現可靠且高效的自動測試設備（ATE）性能至關重要。本簡報將綜述用於 ATE 被測裝置（DUT）介面板設計的幾種繼電器技術，例如機械繼電器、固態繼電器解決方案以及多工器（mux）替代方案。 討論首先從機械式繼電器的類型著手，包括電信級、汽車級、50 歐姆受控阻抗型及簧片繼電器。內容涵蓋關鍵特性，例如觸點材料、溫度性能、切換速度、使用壽命、抑制二極體的應用、寄生效應及導通電阻。其他主題還包括負載板驗證、寄生電容、空間優化、會導致損壞的熱切換，以及能降低故障率的有利低電流熱切換。 演講中亦闡述了實務考量，例如簧片繼電器中的雙金屬效應、繼電器解卡技術，以及單穩態與汽車級繼電器的特性，並說明 A、B、C 和 D 型配置之間的差異。 本簡報亦探討多工器，深入分析其切換速度、溝槽隔離，以及在何種情況下（特別是針對高阻抗節點）應優先選用多工器而非繼電器。文中詳盡闡述光耦繼電器技術，內容涵蓋快速導通、快速關斷加速電路、CxR5與CxR10輸出類型、A型串聯配置、B型配置選項，以及簡單C型光耦電路（含與不含「先斷後接」保證）。 分析進一步深入探討背對背與並聯體二極體輸出連接方式的比較、使用壽命、快速邊沿性能、T 型開關、漏電流、熱切換韌性、過壓損壞，以及驅動電路考量（包括光電二極體電壓、最大驅動電流、高溫下光電二極體過驅動的優勢）和電路板空間規劃。此討論亦涵蓋電容耦合 MOS 繼電器。 最後，本簡報將回顧內部 CBIT 驅動電路，包括關鍵特性及實務設計考量，以防止在故障狀況下發生非預期行為。

隨著產品上市時程要求日益緊迫，裝置的複雜度持續攀升。開發過程中的效率比以往任何時候都更加關鍵。過去幾年間，泰瑞達（Teradyne）針對ETS-800 推出了廣泛的新軟體功能，這些功能能提升各類裝置的開發效率。 然而，許多開發團隊並未了解這些功能，也不清楚如何將其應用於新專案中。這些功能旨在減少整體編碼工作量、提升除錯效率，並讓使用者能在更短時間內更熟練地掌握 MST 軟體。 本次簡報將闡述這些新功能的優勢，並示範如何輕鬆將其應用於您的下一個開發專案。涵蓋的主題包括「非同狀態引腳」（Pins-Not-in-Same-State）、逐引腳強制設定（Per-Pin-Forcing）、增量編程（Incremental Programming）、引腳分組／儀器位置共享（Pin Grouping/Instrument Site Sharing）、ETS 快速存取列（ETS Quick Access Bar）、強化警報報告（Enhanced Alarm Reporting）、eDST 與 PDS 方程式支援（eDST and PDS equation support）等。

針對 DIB 和 ATE 儀器的傳統保護技術，通常採用齊納二極體或瞬態電壓抑制器（TVS）來在故障狀況下鉗制電壓。雖然這些元件能提供有效的保護，但同時也帶來了若干取捨，包括導通時的高電流、寄生電容增加，以及可能對低電平測量精度造成負面影響的漏電流。 本簡報將介紹一種基於耗盡型MOSFET的創新且革命性替代保護方案，為測試機通道、DIB硬體及被測裝置提供全新的保護方法。這些裝置無需依賴傳統的電壓鉗位行為，即可實現可控的電流限制，有助於降低對測量性能的影響。 此創新方案透過將過剩電流降至最低並減少洩漏效應，同時維持敏感測量路徑的完整性，從而解決了傳統保護方法的關鍵限制。 此外，此解決方案具有自含式特性，無需外部偏壓或複雜電路，可簡化在現有設計中的實作。它亦能處理超出典型合規水準的過電壓狀況。本次簡報將展示此方法如何應用於各種常見的電路保護情境，為提升先進測試環境中的可靠性與測量性能提供實用的替代方案。

人工智慧與高效能運算的快速發展，正將資料傳輸速率推向超越傳統電氣互連技術的極限，進而加速矽光子學與共封裝光學技術的採用。隨著這些技術邁向大量量產，最終測試面臨新的挑戰，需要對光學性能進行精確、可重複且高吞吐量的驗證。 本簡報將介紹一套專為滿足矽光子學元件獨特需求而設計的共封裝光學元件最終測試平台。該解決方案整合了光學測量能力、機器人自動化技術及協調性系統設計，以建構可擴展且具備量產能力的測試環境。其中關鍵重點在於將自動化處理與對準功能，與高精度光學儀器相結合。 該系統結合機器人運動控制與精確的電光測量技術，不僅能實現一致的定位與可重複的測試執行，同時減少人工干預與變異性。 討論重點著重於建構完整測試解決方案所需的關鍵要素，包括機械設計、光學介面、運動控制策略，以及協調的軟體控制。此外，亦涵蓋針對光學元件量身打造的關鍵使能技術，例如對準方法、夾具設計、自動化工作流程，以及錯誤處理策略。 文中分享了早期開發與系統整合過程中的經驗教訓，闡明整合光學、自動化及測試工程領域的專業知識，對於實現可靠且可擴展的解決方案至關重要。總體而言，此方法為矽光子學元件的大規模測試提供了實用的框架，透過提升效率、可靠性及可製造性，為下一代人工智慧基礎設施提供支援。

隨著資料中心、人工智慧基礎設施供應商及高效能運算系統日益仰賴光互連技術來克服頻寬與功耗限制，矽光子學市場正迅速擴張。市場預測顯示，在收發器、CPO 及 PIC 的帶動下，該產業規模將於 2030 年達到 81.3 億美元。 隨著矽光子學的製造與封裝技術日趨成熟，這股成長趨勢正催生對可擴展、自動化電光測試的迫切需求，以支援量產。 本次簡報將簡要概述泰瑞達（Teradyne）如何透過運用我們的半導體自動測試設備（ATE）專業知識並拓展至光子學測試領域，在推動此轉型過程中扮演核心角色，以提供量產所需的高吞吐量晶圓級與模組級測試系統。 介紹UltraFLEXplus 測試儀器：Photon100，包含其軟硬體功能。有效的矽光子學測試直接影響良率、可靠性與成本，不僅能實現早期缺陷檢測、加速製程學習，更能確保光學元件的大規模量產品質穩定。

在矽光子學測試應用中，同時進行光學與電學探測對於透過在製程早期識別缺陷來降低製造成本至關重要。矽光子學元件的測試涉及不同的探測配置：在晶圓同一側進行電學與光學探測（插圖 1），以及在晶圓相對兩側進行電學與光學探測（插圖 2）。此類配置在對準、測量精度及測試整合方面帶來了額外的挑戰。 本次簡報將介紹「插圖 1」所示的矽光子學測試解決方案。該方案採用垂直電氣探針，並搭配光纖陣列單元（FAU），該單元設計用於將多個光訊號傳輸至晶圓上的對應光柵耦合器。FAU 由高精度排列的光纖組成，以與光柵耦合器的位置對準。此配置可實現光訊號同時耦合進入與耦合離開元件，支援測試過程中的高效電光測量。 為獲得精確且可重複的結果，光耦合系統的定位精度達亞微米級，且與電氣探針對準獨立進行。這種解耦的對準方法，可在不影響電氣接觸完整性的前提下，優化光訊號強度並提升特定波長的測量精度。 本簡報亦探討將光學與電氣測試元件整合為統一系統的關鍵設計考量，包括對準策略、夾具設計及測量協調。文中附有測量結果範例，以展示此方法在實現可靠且高精度的電光測試方面的有效性。總體而言，此解決方案為測試具備整合式光學與電氣介面的矽光子學裝置提供了實用的框架，不僅支援精確的特性分析，同時也解決了先進半導體應用中結合電光測量所面臨的獨特挑戰。

近年來，「矽光子學」與「共封裝光學元件」在半導體產業報告及新聞標題中的曝光度，已與「人工智慧（AI）」不相上下。與測試產業中幾乎所有其他技術不同，矽光子學測試設備甚至在標準尚未制定之前，便已開始進行設計與製造。這在矽光子學的設計與測試之間形成了一道獨特的鴻溝，因為這項技術與相關標準皆處於最前沿。 本次簡報旨在向測試工程師闡述矽光子的物理原理、其廣受歡迎的驅動因素、全產業面臨的技術障礙，以及我們致力於解決的測試挑戰。 最後，我們將探討即將問世的矽光子學技術，讓您預覽我們期望在未來 5 年內見到的發展。本簡報結束時，您將掌握矽光子學技術及其商業驅動因素的基礎知識，理解其設計與測試中的關鍵挑戰，並對矽光子學未來的演進方向有清晰的展望。

隨著客戶產品日益複雜，市場對能加速量產時程的先進測試單元解決方案的需求也日益增加。產品上市時間仍是成功的關鍵因素，尤其當影像感測器的應用範圍已從行動裝置擴展至越來越多的產業領域時。 本簡報將概述不斷演進的影像感測器市場，並重點探討影響測試需求的主要驅動因素。隨後將深入剖析UltraFLEXplus 平台的能力，包括平行測試效率、照明器尺寸以及整體測試單元架構。 討論內容將探討整合影像感測器探針台所面臨的技術挑戰——此類探針台通常比標準晶片探針台體積更大、結構更複雜。演講將概述為實現有效對接與系統整合而開發的模擬、分析及工程解決方案，並透過驗證結果展示最終設計的有效性，同時輔以視覺示範來闡明實際應用情境。最後，本簡報將提供 IPQx 量產解決方案的完整零件編號清單，以支援簡便的部署與採用。

隨著人工智慧與高效能運算系統持續演進，裝置架構正從單一功能元件（例如 GPU 或交換器）轉向由多個小晶片（chiplets）組成的高度整合異質封裝。這些先進的配置可能包含高頻寬記憶體、運算裝置、如 UCIe 之類的互連介面，以及其他整合元件，所有元件皆透過晶圓級或面板級整合方案結合，最終組裝成完整的系統封裝。 這種日益提升的整合程度，不僅大幅增加了測試的複雜性，更在元件之間引入了新的相互依賴關係，並擴大了整個製造流程中所需測試插點的數量。確保「已知良品晶粒」（KGD）以及「已知良品中間組件」（如晶片上晶圓或晶片上面板結構）的品質，對於維持良率並控制整體測試成本至關重要。 本簡報概述了這些新興的整合趨勢，以及由此帶來的半導體測試挑戰。內容探討傳統測試方法必須如何演進，以因應裝置複雜性增加、測試覆蓋率要求擴大，以及跨多個測試階段加強協調的需求。 討論重點在於介紹一系列旨在平衡測試覆蓋率、成本與產能的新測試策略，同時確保最終封裝產品的高品質與可靠性。特別著重於那些能優化各測試點良率，並能有效驗證單一元件與整合系統的方法。總體而言，此方法有助於應對次世代人工智慧與高效能運算裝置日益增長的需求，並為日益複雜的異質整合製程提供可擴展的測試解決方案。

本簡報探討在晶圓級測試過程中觀察到的晶圓測試溫度不一致問題之解決方案。雖然高溫（90 °C）與低溫（−30 °C）條件均符合規格，但室溫測量值卻始終比預期低約 1 °C，這對良率造成負面影響——特別是在晶圓邊緣區域。 我們評估了多項矯正措施，包括延長滯留時間、調整吹掃氣體供應、更換探針卡加固材料以及強化隔熱措施；然而，這些措施均未能有效提升溫度精確度。 根本原因分析指出，問題源於晶圓測試機夾頭的溫度感測器在 30 °C 時存在誤差。感測器的變異導致夾頭平均溫度讀數出現錯誤，進而造成觀察到的溫度偏差。 透過重新校準夾持器溫度感測器，並套用約 1 °C 的加熱器偏移值，該問題得以解決。此修正措施恢復了溫度準確性，並提升了測試的一致性。實施UltraFLEXplus 達到了 ±0.5 °C 內的溫度均勻度，同時在產能方面也優於競爭對手的解決方案。此案例凸顯了夾持器感測器校準在確保晶圓測試可靠性及防止良率損失方面的關鍵重要性。

本簡報闡述了一種適用於基於 ARM7 晶片的實用且高效率自動測試設備（ATE）測試方法，內容涵蓋三個領域：硬體架構、測試效率優化以及工程部署。在硬體層面，本簡報探討了建構穩健測試解決方案所需的關鍵要素，包括高速測試平台的選型、全鏈路訊號完整性模擬，以及 PHY 介面周邊電路的拓撲設計準則。 此外，本簡報亦介紹了一種協調式訊號完整性與電源完整性優化方法，該方法同時處理插入損耗、回波損耗及串擾等通道參數，並結合電壓降控制與電源配線網（PDN）阻抗塑形技術。透過眼圖與通道特性分析，驗證實際測試條件下的互連行為，並輔以高頻寬微型切換方案，以提升迴路測試的緊湊性與可擴展性。 為提升測試效率，該方法論採用動態、自適應的測試策略，並依據裝置行為與工作負載狀況進行引導。透過運用 Dhrystone MIPS 等既定效能基準、閒置至最大功耗分析、最大功耗剖析以及記憶體吞吐量等指標，建立多維度分箱模型（包含基於 DVFS 的分箱），以更精準地分類裝置，並將測試時間集中於最具價值的環節。 此外，還整合了工程級的迭代技術，包括特性分析（Char）測試與精確的保護帶（GB）建模，以擴展參數測試覆蓋率，並已證實能提升覆蓋深度。 針對工程部署，本研究提出了一種模組化程式方法，將測試邏輯解耦為可重複使用的模組，並能快速適應不同產品變體、測試階段（CP/FT）及測試平台。 此外，本研究還引入了基於測試向量壓縮與特徵擷取的閉環分析工作流程，以加速根本原因隔離並提升決策品質，此點已透過優化的 Fmax 分桶解決方案得到驗證。整體實施路徑包含標準化日誌格式、良率相關性分析及端到端可追溯性等實務要素，以支援可靠的系統啟動與量產發布。

泰瑞達（Teradyne）的銷售與行銷部門，以及外部UltraFLEXplus 針對測試機／探針台／探針卡 Z-Stack 的機械撓曲性能，就標準探針平移層（SPTL）與較新的通用探針平移層（UPTL）之間的差異，向泰瑞達應用與硬體工程部門提出了許多問題。 作為 UPTL 發布的一部分，我們同時開發了可擴大應用空間的新型探針卡加固件。這些新型探針卡加固件分為適用於 SPTL/UPTL 的「標準應用區域 (Standard Application Area)」版本，以及適用於 UPTL 的「擴展應用區域 (Extended Application Area, EAA)」版本。 由於 UPTL 是一種新介面，且標準應用區域 (SAA) 加固件同時相容於 SPTL 與 UPTL，因此針對新介面與加固件所能實現的多種 Z-Stack 配置之機械撓曲性能，出現了諸多疑問。這些疑問的產生，源於過度的撓曲可能導致導通性相關問題，並對那些對因撓曲而導致的探針卡接觸電阻升高特別敏感的應用造成良率損失。 為解答這些疑問，針對多種 SPTL/UPTL SAA/EAA 探針卡組合，在探針力高達 100 公斤的條件下，執行了設計實驗（DOE）。 透過在探針頭上安裝專用針腳，利用晶圓探測機測量 Z-Stack 的實際過行程與程式設定過行程（AOT 對比 POT），藉此表徵其撓曲性能。此外，針對各種UltraFLEXplus 組合，亦測量了從 1% 至 100% 的導通性能及電氣填充特徵。 透過將各組測試結果疊合分析所收集的數據，以闡明不同硬體組合的性能比較。本次簡報將協助內部及外部客戶對UltraFLEXplus 建立信心，並提供關於如何為未來應用收集數據的見解，以確保在採用新型、高探針力探針卡應用及／或加固板設計時，不會對良率造成影響。