本簡報概述了利用泰瑞達 (Teradyne)UltraFLEXplus UFPUltraFLEXplus 平台開發與測試 AP 級晶片所採用的策略。我們的專案運用先進技術整合晶片探測 (CP) 與最終測試 (FT) 流程，從而提升效率與品質。我們首先探討使 UFP 平台能夠進行高測試點數測試的技術進展。 本節將介紹如何運用UltraFLEXplus PACE 架構，以解決高測試點數所帶來的負載板設計挑戰，同時確保每個測試點的並行測試效率 (PTE)。此外，我們將探討如何提升 CP 流程的測試覆蓋率，包括確保 CP 分級中測試點一致性的策略，以及將更多測試（如記憶體 BIST 等）從 FT 轉移至 CP 的方法。本簡報亦特別強調了本專案中 MIPI 交換器的實作。

第二部分著重探討如何透過建立完善的 IP 共用程式碼、特性分析及 Efuse CBB 函式庫，來提升品質與效率。我們亦將探討如何整合 IG Link、Git 及 DevOps 實務，並結合自訂工具，例如 STDF 分析工具、Shmoo 結果分析工具，以及測試程式資訊萃取工具。 最後，我們將分析成本影響，涵蓋系統單晶片（SoC）產品的常見測試時間縮減（TTR）策略、高測試點數測試的財務效益，以及增加 CP 流程測試覆蓋率的成本效益。