집적 회로에 탑재된 트랜지스터 수가 약 2년마다 두 배로 증가한다는 ‘무어의 법칙’은 컴퓨팅 기술의 발전에 있어 결정적인 역할을 해왔습니다. 수십 년 동안 반도체 제조사들은 트랜지스터를 점점 더 미세화함으로써 디지털 성능과 트랜지스터 집적도를 기하급수적으로 향상시켜 왔으나, 이제 이러한 공정의 물리적 한계에 도달했습니다. 오늘날, 새로운 공정 기술과 치플릿(chiplets)과 같은 첨단 패키징 솔루션 덕분에 업계는 무어의 법칙이 제시하는 처리 능력과 디지털 스케일링을 지속해 나갈 수 있게 되었다. 이미 1965년, 고든 무어조차도 다음과 같이 언급한 바 있다. “개별적으로 패키징되어 상호 연결된 작은 기능 단위들로 대규모 시스템을 구축하는 것이 더 경제적일 수 있다.”
최근 몇 년간 칩렛의 보급이 확대되었지만, 설계, 제조, 패키징 및 테스트 과정에서 여전히 여러 가지 과제에 직면해 있습니다. 따라서 목표 수율과 품질 수준을 달성하는 동시에 불량 누출률과 테스트 비용을 지속적으로 줄이기 위해서는 설계-제조-테스트(DMT) 루프를 최적화하는 것이 필수적입니다.
품질 총비용의 최적화는 매우 중요하다
KGD(정상 칩) 테스트, 최종 테스트, 시스템 레벨 테스트와 같이 보다 복잡한 테스트 프로세스를 다룰 때는 총 품질 비용을 최적화하기 위한 전략이 매우 중요합니다. 고려해야 할 주요 사항은 다음과 같습니다:
- 설계 과정의 초기 단계에서, 설계자와 테스트 엔지니어는 칩 검증 및 결함 디버깅을 위해 공통 도구를 사용하여 협업해야 합니다.
- 전체 프로세스 초반에 일부 테스트를 앞당겨 수행하면 KGD 통합 전에 결함을 줄일 수 있습니다
- 제조 공정의 후반 단계로 일부 테스트를 미루어 비용을 절감하다
- 제조 공정이 성숙하고 안정화됨에 따라, 대량 생산 전과 생산 과정에서 분석 기술을 활용해 검사 공정을 조정하면 품질 관리에 드는 총비용을 최적화할 수 있습니다.
결함 누락으로 인해 막대한 폐기 비용이 발생하다
기존의 모놀리식 소자와 비교할 때, 치플릿의 설계 및 제조 공정은 상당히 다릅니다. 기존 모놀리식 반도체 소자 제조와 관련된 폐기 비용은 단일 칩 비용, 패키징 비용, 조립 비용 등을 포함하여 기본적으로 선형적입니다.
2.5D/3D 설계의 제조 공정은 불량 비용 누적 측면에서 상당한 차이를 보입니다. 구체적으로, 다중 다이, 멀티칩 부분 조립체 및/또는 전체 2.5D/3D 패키지와 관련된 불량 비용으로 인해, 이러한 비용은 제조 단계에서 조립 단계로 넘어갈수록 기하급수적으로 증가합니다.
왼쪽으로 이동할까, 오른쪽으로 이동할까?
2.5D/3D 패키징은 차세대 무어의 법칙을 실현하는 핵심 기술이지만, 이 접근 방식의 경제적 타당성을 확보하려면 불량품 발생률을 제조 공정 초기 단계에서 낮춰 폐기 비용을 절감해야 합니다. 테스트 공정을 좌측 또는 우측으로 이동시키는 것은 이러한 목표를 달성하고 2.5D/3D 소자의 전체 제조 비용을 최소화하기 위한 전략입니다. '좌측 이동(Shift left)'은 제조 공정 초기 단계(예: 웨이퍼 검사 및 부분 패키징 단계)에서 테스트 커버리지를 확대하여 KGD를 극대화하는 동시에 향후 패키징 비용을 절감하는 것을 의미합니다. 또한 새로운 고장 유형이나 고장 모드를 식별하기 위해 공정에 추가적인 테스트를 도입할 수도 있습니다.
그러나 ‘시프트 레프트(Shift Left )’의 이점을 신중하게 검토해야 한다. 예를 들어, 제조 공정 초기에 테스트 강도를 높이면 정상 작동이 확인된 장치에는 긍정적인 영향을 미칠 수 있지만, 이로 인해 발생하는 테스트 비용 증가가 폐기물 비용 절감 효과를 고려하더라도 최적화를 통해 충분히 상쇄되지 않을 수 있다.
오른쪽으로 이동 이는 제조 공정의 후반 단계에서 테스트 커버리지를 확대하고, 결함 탐지 능력을 강화하며, 더 높은 병렬 테스트를 통해 비용을 절감하는 것을 목표로 품질 수준을 유지하는 것을 의미합니다.
일반적으로 웨이퍼 또는 미션 패턴 테스트에서 수율이 높은 테스트 항목이나, 더 긴 스캔 테스트 시간이 필요한 고수율 테스트는 ‘오른쪽으로 이동(shift right)’하기에 이상적인 대상입니다. 이러한 테스트는 최종 테스트나 시스템 레벨 테스트 단계로 옮기거나, 그 중간 단계에서 유연하게 관리할 수 있습니다. 예를 들어, 시스템 레벨 테스트를 통해 달성되는 높은 수준의 병렬 처리는 다중 사이트 테스트를 통해서만 실현 가능한 경제적 이점을 제공하며, 품질 목표를 달성하는 동시에 비용을 더욱 절감해 줍니다.
테스트를 전 단계나 후 단계로 앞당기거나 미루는 목적은 전체 제조 공정 전반에 걸쳐 품질과 수율의 최적의 균형을 달성하여, 궁극적으로 품질 관련 총비용을 최적화하는 데 있습니다. 구체적인 전략으로는 다음과 같은 것들이 있습니다:
- 웨이퍼 프로브 공정에서 불량 유출률을 낮춤으로써 불량 비용을 최소화함
- 테스트 비용을 절감하기 위해 가장 효율적인 방식으로 대량 생산 테스트를 수행
- 분석을 통해 전체 제조 공정의 폐쇄형 개선 체계를 구축하여 수율률을 높인다.
테라다인의 FLEX 테스트 솔루션은 삽입 공정 간에 테스트를 유연하게 전환할 수 있도록 지원함으로써, 이러한 품질 비용을 달성할 수 있게 해줍니다. EDA, 팹/패키징 및 데이터 분석 분야에 걸친 당사의 탄탄한 업계 파트너십은 이 프로세스가 원활하게 진행되도록 보장합니다.
데이터 분석은 의사결정 능력을 향상시킵니다
좌측 또는 우측으로 전환해야 하는 선택의 기로에 섰을 때, 테스트 전략의 최적화는 역동적이고 지속적인 과정이며, 이 과정에서 분석은 의사결정에 중요한 역할을 할 수 있습니다. 테라다인의 아키메데스(Archimedes) 분석 솔루션은 칩 제조 공정 전반에 걸쳐 테스트 전략을 조정하는 데 필요한 귀중한 데이터를 제공할 수 있습니다.
테라다인(Teradyne)의 아키메데스(Archimedes) 분석 솔루션은 데이터 분석, 인공지능, 머신러닝 등의 기술을 테스트 솔루션에 통합하여, 테스트 시간에 미치는 영향을 거의 없이 안전한 실시간 데이터 스트림을 제공함으로써 수율 향상, 품질 개선 및 테스터 가동 중단 시간 단축을 가능하게 합니다.
이 플랫폼은 2.5D/3D 패키징된 디바이스에 대한 심층적인 분석을 가능하게 하기 위해, 기본 제공 솔루션과 맞춤형 솔루션을 모두 지원하는 개방형 개발 환경입니다. 업계 최고의 분석 서비스 제공업체들과의 긴밀한 연동을 통해, 고객은 첨단 디바이스에 대한 목표를 달성할 수 있는 최적의 솔루션을 선택할 수 있습니다.
설계에서 테스트까지의 간극 해소
치플릿(chiplets)의 경우, 결함 누출을 줄이는 것만이 유일한 과제는 아니며 수율도 반드시 고려해야 합니다. 수율을 향상시키기 위해서는 설계와 테스트 간의 격차를 해소하는 것이 엔지니어링 효율성을 높이는 핵심입니다. 새로운 워크플로에서는 설계, 제조 및 테스트 엔지니어링 팀이 원활하게 협력하여 디바이스 개발을 가속화하고 노하우를 축적해야 합니다. ATE 및 SLT 테스트 시스템에서 EDA 및 JTAG 도구를 사용할 수 있도록 해야 할 뿐만 아니라, 설계 및 DFT 엔지니어가 원활하게 협업하여 핵심 통찰력을 공유하고, 실리콘 개발을 가속화하며, 학습 곡선을 단축할 수 있도록 하는 공통 라이브러리 및 디버그 도구 세트를 갖추는 것도 유용합니다.
테라다인의 PortBridge는 설계와 테스트 간의 격차를 해소하는 통합 툴셋으로, 제조 공정의 어느 단계에서든 도입하여 수율 개선 기회를 파악, 적용 및 검증할 수 있으며, 여기에는 다음이 포함됩니다:
- 시스템 수준 테스트에서 오류 디버깅
- 최종 테스트 삽입 단계에서의 오류 파악
- 웨이퍼 검사 시 테스트 커버리지를 높여 결함 누출을 줄이기
- 생산 공정의 비효율성을 파악하여 제품 품질을 향상시키고, 불량률을 줄이며, 수율을 높이기 위해
PortBridge는 테라다인의 UltraFLEXplus테스터와 호환 되며 다음을 제공합니다:
- 현재 널리 사용되는 프로토콜과 향후 필요할 것으로 예상되는 프로토콜을 위한 라이브러리입니다. 실제 생산 환경에서도 바로 사용할 수 있습니다.
- Remote Connect는 EDA 도구와 맞춤형 벤치 환경을 ATE에 원격으로 연결할 수 있는 기능을 기본으로 제공합니다. 이를 통해 해당 문제를 해결해야 할 담당자가 익숙한 도구와 환경을 활용하여 문제를 파악할 수 있습니다.
- SVF와 같은 표준 설계 형식이나 사용자 지정 형식을 사용할 수 있도록 지원하는 ‘설계 파일 지원’ 기능을 통해, 시간을 낭비하고 중요한 정보를 손실시키는 변환 단계를 생략할 수 있습니다.
- 테스트 프로그램을 개발하고 디버깅하는 과정에서 필요한 정확한 세부 정보를 확인할 수 있도록, 프로토콜별 전용 도구를 기본으로 제공하는 호스트 디버그 도구
- 프로덕션 환경 지원: 디버그 단계부터 프로덕션 단계까지 동일한 프로토콜 라이브러리를 사용할 수 있어 상관관계 파악을 용이하게 하고, 전반적인 작업 부담을 줄이며, 최적의 테스트 시간 내에 오류 분석을 수행할 수 있습니다.
PortBridge를 사용하면 플랫폼 및 소프트웨어에 최적화된 솔루션을 통해 디버깅 기간을 몇 달에서 며칠로 단축할 수 있습니다.
2.5D/3D 패키징 기술이 차세대 무어의 법칙을 지속할 수 있는 길을 제시하고 있지만, 결함을 신속하게 파악하고 최적화 조치를 빠르게 적용하는 것이 비용 효율적이고 대량 생산을 위한 핵심입니다. 테스트 시점을 앞당기거나 늦추어 결함 누출률을 줄이고, 그로 인해 제조 공정 중 발생하는 불량 비용을 절감할 수 있는, 체계적으로 정립된 테스트 프로세스는 이러한 부품의 전체 제조 비용을 최소화하기 위한 한 가지 전략입니다. 이러한 유연성은 설계 및 테스트 엔지니어링 분야의 역량 통합과 결합되어, 최적의 품질 비용을 달성하는 동시에 결함의 신속한 식별, 디버깅 및 제거를 촉진할 것입니다. 또한 모든 이해관계자가 효율성 향상을 위해 각자의 역할을 다해야 하지만, 최대의 운영 효율성을 달성하는 데 있어 핵심 이해관계자 간, 나아가 업계 전체의 협력이 성공의 열쇠입니다.
최적의 테스트 프로세스를 구축하는 데 도움이 되는 테라다인(Teradyne) 솔루션에 대해 자세히 알아보시려면 당사로 문의해 주십시오.
피셔 장(Fisher Zhang)은 테라다인(Teradyne) 반도체 테스트 사업부 아시아 지역 복합 SOC 사업부의 총괄 매니저로, 컴퓨팅, 자동차 및 무선 분야의 최첨단 솔루션 개발에 주력하고 있습니다. 피셔는 반도체 업계에서 17년 이상 경력을 쌓아왔습니다. 테라다인에 합류하기 전에는 어드밴테스트(Advantest)와 코후(Cohu)에서 애플리케이션 엔지니어링, 영업 및 마케팅 업무를 담당했습니다. 피셔는 동남대학교(Southeast University)에서 회로 및 시스템 공학, 정보 공학 분야로 이학사 및 이학석사 학위를 취득했습니다.