이 프레젠테이션에서는 Teradyne UltraFLEXplus UFP) 플랫폼을 활용한 AP급 칩의 개발 및 테스트 과정에서 적용된 전략을 개괄적으로 설명합니다. 본 프로젝트는 첨단 기술을 활용하여 칩 프로빙(CP) 및 최종 테스트(FT) 공정을 통합함으로써 효율성과 품질을 향상시켰습니다. 먼저 UFP 플랫폼에서 다수의 테스트 사이트에 대한 테스트를 가능하게 하는 기술적 발전 사항을 살펴보겠습니다. 이 섹션에서는 UltraFLEXplus 새로운 PACE 아키텍처를 활용하여 다수의 테스트 사이트를 위한 로드 보드 설계의 과제를 해결하는 방법을 소개합니다. 또한 이를 통해 각 사이트의 병렬 테스트 효율성(PTE)을 보장합니다. 아울러 CP 빈닝(binning)에서 사이트 일관성을 확보하는 메모리 등 FT에서 CP로 더 많은 테스트를 전환하는 방안을 포함하여 CP 흐름의 테스트 커버리지를 확대하는 방법에 대해 논의합니다. 또한 현재 프로젝트에서 MIPI 스위치를 구현한 사례도 중점적으로 다룹니다.

두 번째 섹션에서는 견고한 IP 공통 코드 라이브러리, 특성 분석, Efuse CBB 개발을 통한 품질 및 효율성 향상에 중점을 둡니다. 또한 STDF 분석 도구, Shmoo 결과 분석 도구, 테스트 프로그램 정보 추출 도구와 같은 맞춤형 도구와 더불어 IG 링크, Git, DevOps 관행의 통합에 대해서도 논의합니다. 마지막으로, 시스템 온 칩(SoC) 제품에 대한 일반적인 테스트 시간 단축(TTR) 전략, 높은 사이트 수 테스트의 경제적 이점, 그리고 CP 흐름 테스트 커버리지 확대의 비용 효율성을 포함하여 비용적 영향을 분석합니다.