고급 패키징 및 칩렛 기술에는 정교하고 유연한 테스트 전략이 요구된다
이종 통합은 반도체 산업의 혁신을 주도하고 있지만, 동시에 칩 설계의 복잡성을 가중시켜 테스트 요구 사항도 더욱 정교해지고 있습니다. 이에 대응하여 자동화 테스트 장비(ATE) 업계는 이종 칩 테스트에 필요한 다양한 기능과 인터페이스를 처리할 수 있는 고도로 정교한 테스트 장비를 개발하고 활용하고 있습니다. 여기에는 다양한 통신 프로토콜, 전원 도메인, 열적 특성에 대한 테스트가 포함되며, 궁극적으로 통합된 각 구성 요소에 대해 고유한 매개변수와 성능 기준을 적용하여 포괄적으로 테스트합니다.
이종 통합 개요
이종 통합(heterogeneous integration)이라고도 불리는 이종 칩(heterogeneous chips)은 별도로 제조된 여러 구성 요소(예: 프로세서, 메모리, 센서)를 단일 패키지 또는 시스템 인 패키지(SiP)로 결합하는 것을 의미합니다. 이러한 방식으로 결합된 구성 요소는 ‘치플릿(chiplets)’이라 불리며, 서로 다른 공정과 소재를 사용하여 제작될 수 있습니다. 그림 1에는 이종 통합의 한 예가 나와 있습니다.
제조업체들은 다양한 기술과 소재를 활용하여, 기존의 단일 칩보다 더 효율적으로 여러 컴퓨팅 작업을 수행할 수 있는 SiP를 제작합니다. 시스템 설계자들은 더 작은 폼 팩터 내에서 더 높은 성능, 더 낮은 전력 소비, 그리고 더 뛰어난 기능을 활용할 수 있습니다. 동시에, 모놀리식 장치에 비해 칩렛의 크기가 작기 때문에 수율이 현저히 높아지며, 결과적으로 그림 2에서 볼 수 있듯이 동일한 장치 불량 밀도에서 비용을 절감할 수 있습니다. 이는 엄격한 전력 및 공간 제약 조건 내에서 다양하고 집중적인 컴퓨팅 요구 사항을 충족해야 하는 AI, 5G, IoT와 같은 첨단 애플리케이션의 핵심 동인입니다.
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기술 발전이 가속화됨에 따라, 용도에 따라 거의 모든 장치를 이종 패키지에 통합할 수 있게 되었습니다. 그 결과, 테스트 리소스는 저가형에서 고가형에 이르는 다양한 가격대를 고려하면서도 거의 모든 유형의 기능을 테스트할 수 있어야 합니다.
시험 산업에 미치는 포괄적인 영향
이러한 복잡성 UltraFLEXplus(Teradyne)의 UltraFLEXplus 같은 고성능 테스트 장비의 필요성 및 테스트 시간 연장 가능성 등을 포함하여—로 인해 품질 관리 비용을 최적화하는 것이 필수적입니다. 그러나 서로 다른 구성 요소 간의 상호작용 가능성이 존재하기 때문에, 이종 칩의 신뢰성을 확보하는 일은 더욱 어려운 과제입니다.
또한, 특정 구성 요소의 결함이 칩의 전반적인 기능에 영향을 미칠 수 있기 때문에 수율 관리도 더욱 복잡해집니다. 유연한 테스트 솔루션에는 각 칩의 고유한 성능과 신뢰성을 정확하게 평가하기 위한 특수한 테스트 알고리즘과 테스트 장비가 포함될 수 있습니다.
유연한 테스트 전략은 필수입니다
첨단 디지털 칩과 이종 통합의 복잡성을 해결하기 위해 다양한 테스트 전략이 활용되고 있습니다. 동적 테스트 커버리지는 ATE system level test (SLT)자동 테스트 장비)와 system level test (SLT)를 연결하여, 반도체 소자를 실제 사용 환경을 모방한 조건에서 평가합니다. 테라다인(Teradyne)의 타이탄(Titan)SLT 플랫폼이 대표적인 예로, 최고 수준의 시스템 성능 테스트가 필요한 반도체 테스트 환경에서 유연성, 확장성 및 고밀도를 제공합니다. 실제 사용 시나리오를 시뮬레이션함으로써, 동적 테스트 커버리지는 다른 방법으로는 발견되지 않을 수 있는 결함을 효과적으로 식별합니다. 이 전략은 테스트 비용과 결함 탐지 능력을 균형 있게 조정하여 품질 관리 비용을 최적화하는 데 도움을 줍니다. 또한 제조업체가 데이터 분석을 활용하여 수율을 개선할 수 있게 함으로써, 최고 품질의 제품만이 시장에 출시되도록 보장합니다.
‘좌측 이동(Shift Left)’ 및 ‘우측 이동(Shift Right)’ 전략은 제조 공정 전반에 걸쳐 테스트 범위를 더욱 균형 있게 조정합니다. ‘좌측 이동’은 테스트 시점을 개발 프로세스 초기로 앞당겨, 결함을 조기에 발견하고 해결함으로써 전체 비용을 절감합니다. 반대로 ‘우측 이동’은 테스트를 제조 후 단계를 포함한 후반 단계까지 확대하여, 잠재적 결함이 소비자에게 전달되기 전에 반드시 발견되도록 보장합니다. 이러한 전략들은 상호 보완적으로 작용하여 비용, 품질 및 수율을 최적화합니다.
테스트의 복잡성이 과제로 대두되고 있다
2.5D/3D 패키지에서 정상 작동이 확인된 다이(KGD)와 인터포저(KGI)를 테스트할 때는 반드시 고려해야 할 여러 가지 과제가 있습니다. 3D 스택 내의 다이와 인터포저가 결합되어 다층 상호 연결 구조와 다양한 기능을 형성함에 따라 통합 과정이 복잡해집니다. 또한, 이러한 부품의 소형화는 실리콘 관통 전극(TSV)과 같은 정교한 연결 방식과 테스트 프로브를 위한 물리적 공간의 축소로 인해 난이도를 더욱 높입니다.
다이 내부의 결함은 소자가 집적된 후에야 비로소 드러날 수 있습니다. 적층 및 본딩 공정 자체로 인해 열적·기계적 응력이 발생하여 새로운 결함이 생기거나 기존 결함이 악화될 수 있습니다. 소자가 적층되면 각 층에 접근하여 테스트하기가 더 어려워지므로, 첨단 프로빙 기술과 테스트 접근 메커니즘이 필요합니다.
TSV 구조를 포함한 고속 상호 연결 기술은 테스트 환경을 더욱 복잡하게 만듭니다. 실리콘 다이 간 수직 연결을 제공하는 TSV는 고밀도, 고성능 패키지에 필수적입니다. 그러나 TSV의 복잡한 구조는 신호 무결성, 열 관리, 제조 변동성 및 테스트 접근성 측면에서 상당한 과제를 야기하여 테스트를 더욱 어렵게 만듭니다. 테스트를 위한 설계(DFT) 방법론은 3D 패키지 테스트의 특정 요구 사항을 반영하여 철저한 결함 커버리지를 보장하고 테스트 누락을 최소화해야 합니다. 내장 자가 테스트(BIST) 구조를 통합하고, 경계 스캔 기법을 확장하며, 열 고려 테스트를 구현하고, 결함 허용 능력을 확보하며, 계층적 테스트 접근 방식을 채택함으로써 제조업체는 첨단 3D 반도체 패키지의 신뢰성과 성능을 향상시킬 수 있습니다.
테스트 분야의 선도 기업인 테라다인(Teradyne)은 3D 적층 집적 회로(3D stacked integrated circuits)를 위한 포괄적인 테스트 액세스 아키텍처 프레임워크를 활용하여, 이러한 과제를 해결하기 위해 IEEE 1838 표준을 준수하고 있습니다. IEEE 1838은 표준화된 테스트 인터페이스와 프로토콜을 규정함으로써, 다양한 제조사의 서로 다른 부품들을 공통된 프레임워크를 사용하여 테스트할 수 있도록 보장합니다. 이 표준은 모듈식 테스트 액세스 아키텍처를 지원하여 서로 다른 레이어와 구성 요소 전반에 걸쳐 확장 가능하고 유연한 테스트를 가능하게 합니다. IEEE 1838 지침에 기반한 BIST 회로와 DFT 기능을 통합하면 더 높은 결함 커버리지를 달성하는 데 도움이 됩니다. 이를 위해 테라다인의 UltraFLEX 및 UltraFLEXplus, 그리고 ETS-88 테스터는 더 복잡한 디바이스에 대한 테스트 기능, 향상된 정확도, 그리고 고객의 소유 비용 절감을 제공합니다.
지속적인 혁신을 기대하며
반도체 산업은 더 높은 성능, 더 높은 집적도, 그리고 더 낮은 전력 소비에 대한 요구에 힘입어 끊임없이 진화하고 있습니다. 반도체 테스트에 중대한 영향을 미치는 신기술 중에는 유니버설 치플릿 인터커넥트 익스프레스(UCIe) 와 같은 산업용 인터커넥트 표준과 함께, 공동 패키징된 실리콘 포토닉스의 등장이 있습니다.
UCIe 및 실리콘 포토닉스의 등장으로 상호 연결 기술이 점점 더 복잡해짐에 따라, 신호 무결성과 성능을 보장하기 위해서는 첨단 테스트 방법론이 필요합니다. 여기에는 고속 신호의 정밀한 특성 분석과 광학 부품에 대한 철저한 테스트가 포함됩니다.
공동 패키징 솔루션은 과열을 방지하고 안정적인 작동을 보장하기 위해 효과적인 열 관리 전략이 필수적입니다. 테스트 과정에서는 열적 영향을 고려하고 열을 고려한 테스트 기법을 적용해야 합니다.
이러한 신기술이 지속적으로 발전함에 따라 반도체 산업은 성능 향상, 통합 능력 강화, 전력 효율 개선 등의 혜택을 누리게 될 것입니다. 그러나 테스트의 복잡성도 함께 증가할 것이며, 이로 인해 이종 시스템이 제기하는 고유한 과제를 해결할 수 있는 테스트 방법론과 장비에 대한 지속적인 혁신이 요구될 것입니다. 테스트 업계가 이러한 트렌드를 선도하고 표준화된 접근 방식과 유연한 테스트 전략을 도입함으로써, 차세대 반도체 소자의 안정적이고 효율적인 생산을 보장하는 데 기여할 수 있을 것입니다.
Jeorge S. Hurtarte 박사는 현재 테라다인(Teradyne)의 반도체 테스트 그룹에서 제품 마케팅 수석 이사로 재직 중입니다. Jeorge는 테라다인, 램 리서치(Lam Research), 라이트포인트(LitePoint), 트랜스위치(TranSwitch), 록웰 반도체(Rockwell Semiconductors)에서 다양한 기술, 관리 및 임원직을 역임했습니다. 그는 IEEE 802.11 Wi-Fi 표준 위원회의 의결권 위원이며, IEEE 802.11ay 태스크 그룹의 서기를 맡고 있습니다. 조지는 현재 IEEE 이종 통합 로드맵(HIR) 테스트 워킹 그룹의 공동 의장을 맡고 있으며, 캘리포니아 대학교 산타크루즈 캠퍼스와 피닉스 대학교의 객원 교수로도 활동하고 있습니다.