System Level Test (SLT) 구 버전

기술이 발전함에 따라 테스트 요구 사항도 변화합니다. 예를 들어, 오늘날의 AI 기기에는 수십억 개의 트랜지스터가 탑재되어 있을 수 있습니다. 공정 노드가 계속해서 미세화됨에 따라, ATE(자동 테스트 장비)로 99.5%의 결함 커버리지를 달성하더라도 여전히 수많은 트랜지스터가 테스트되지 않은 채 남게 됩니다. SLT(표면 결함 테스트)는 테스트되지 않은 나머지 0.5%의 트랜지스터에서 결함을 찾아냅니다.

복잡한 기술로 인해 SoC, SIP(System-In-Package) 및 소프트웨어의 복잡성이 증가했습니다. 이러한 복잡성으로 인해 비동기 인터페이스가 늘어나고, 전원, 클럭, 열 영역 간뿐만 아니라 소프트웨어와 하드웨어 간의 상호작용도 더욱 빈번해졌습니다. 이러한 상호작용으로 인해 99.5%의 ATE 결함 커버리지를 달성하는 데 더 많은 노력이 필요하게 되었습니다. SLT는 복잡한 인터페이스를 테스트할 수 있는 더 쉽고 비용 효율적인 방법을 제공합니다. 또한, 장치를 실제 작동 모드에서 구동함으로써 결함이 발생할 수 있는 복잡한 상호작용을 테스트합니다.

디바이스 제조업체들이 직면한 또 다른 과제는 신제품 출시 기간의 단축과 새로운 공정에서 발생하는 결함 증가입니다. 이로 인해 공정 결함률이 여전히 높은 상태에서도 제품을 출하해야 하며, 양질의 제품을 공급하기 위해 결함을 파악해야 하는 상황이 발생합니다. SLT를 활용하면 엔지니어는 디바이스 개발 초기 단계에서 결함 탐지 범위를 확대할 수 있습니다. 이러한 데이터는 최종 공정 수율 개선을 기다릴 필요 없이 양호한 수율 달성 시간을 단축하고, 전반적인 출시 기간을 단축하는 데 결정적인 역할을 합니다.

마지막으로, IC 설계자들은 최첨단 공정 및 패키지 기술을 적극 활용하고 있습니다. 이러한 기술 발전은 흥미롭고 필수적이지만, 동시에 잠재적 결함이나 새로운 고장 유형이 발생할 가능성도 높입니다. SLT는 제품이 출하되기 전에 잠재적 결함을 탐지할 수 있는 기능을 통해 장치의 전체 비용을 절감합니다.