테스트 삽입 방식을 재정의하는 AI 칩렛 아키텍처

AI가 xPU 수요를 견인하고 있다 [1], HBM, 스위치, CPO에 대한 수요를 주도하고 있지만, 리소그래피 기술의 한계로 인해 모놀리식 다이는 이러한 추세를 따라잡지 못하고 있습니다. 대신 업계는 다양한 형태의 복잡한 패키지로 전환하고 있습니다. 이는 테스트 분야에 새로운 과제를 제기합니다. 테스트 업체들이 이에 어떻게 대응하고 있는지 살펴보겠습니다.

과제: 모놀리식 다이에서 인터포저 기반 모듈로
이종 통합 기술이 확고히 자리 잡고 진화하는 표준의 지원을 받으면서, 업계는 기술적 전환점에 서 있습니다. AI 가속기는 더 이상 트랜지스터 미세화에 주로 제약을 받는 것이 아니라, 통합 전략과 패키지 수준의 상호 연결 밀도에 의해 제한을 받게 되었습니다. 컴퓨트 다이, HBM 스택, I/O 다이는 실리콘 인터포저에 조립되며, 점차 패널 형식으로 제작되는 추세입니다. 이로 인해 레티클 제한(최대 크기 26mm x 33mm), 마이크로범프 피치, TSV 배선, 다이 간 인터페이스와 같은 새로운 물리적 현실이 주목받고 있습니다.

이러한 물리적 현실과 결합될 때, 특정 다이 크기에 얼마나 많은 요소를 집적할 수 있는지를 결정하는 리소그래피 한계의 영향을 인식해야 합니다. 그 결과, 더 복잡한 시스템을 구축하기 위해 2.5/3D 집적 패키지를 활용한 멀티칩 설계가 필요하게 됩니다. 주요 테스트 요인은 기하학적 구조, 피치, 상호 연결 밀도에 기반을 두고 있으며, 이러한 변수들은 프로빙, 접근성 및 테스트 커버리지에 직접적인 영향을 미칩니다.

오늘날 업계의 트렌드는 여러 개의 치플릿과 다이의 통합을 지향하고 있습니다. 이들은 HBM처럼 서로 겹쳐 쌓이거나, 상호 연결 층으로 사용되는 실리콘 인터포저 위에 나란히 배치됩니다. 이후 패키지 기판으로, 그리고 회로 기판으로 이어집니다. 이러한 복잡성은 테스트 측면에서 새로운 과제를 제기합니다. 여러 개의 고부가가치 다이가 인터포저에 조립되면, 패키지 아키텍처 자체가 검증의 위치와 방식을 결정하기 시작합니다. 테라다인(Teradyne)은 이를 향후 10년간 성장 잠재력을 지닌 트렌드로 인식하고 있으며, 새로운 테스트 솔루션으로 이에 대응하고 있습니다. 예를 들어, 테라다인의 최근 보도자료를 참고하면, 테라다인의 UltraFLEXplus TEL의 Prexa SDP 프로버와 결합되어 개별화된 디바이스 프로빙을 수행하는 모습을 확인할 수 있습니다.

‘모든 것이 정상’이라는 원칙: 경제적 필수 요건
고부가가치 AI 가속기 기업들은 경제적 요인에 따라 테스트 전략과 테스트 삽입 단계를 조정합니다. 2030년까지 데이터 센터용 GPU의 평균 판매 가격이 약 28,000달러로 상승할 것으로 예상됨에 따라 [2], 높은 폐기 비용을 고려할 때 개별 다이 테스트, 스택 검증, 인터포저 모듈 검증은 더 이상 선택 사항이 아닙니다. 컴퓨팅 및 네트워킹 장치는 반드시 테스트되어야 하며, 테스트 커버리지는 수율 및 품질 보장과 직결됩니다.
시스템 수준에서는 복잡성이 급속도로 증가합니다. 단일 AI 데이터 센터 랙에는 수백 개의 GPU, 수천 메모리 , 그리고 여러 개의 고속 스위치가 통합될 수 있으며, 이 모든 구성 요소는 고밀도 치플릿 기반 아키텍처를 통해 상호 연결됩니다. 각 GPU 자체는 더 이상 단일 구조의 장치가 아니라, 컴퓨팅 다이, 적층형 HBM, high-speed I/O, 심지어 포토닉스 상호 연결까지 포함된 이종 조합으로, 수천 개의 상호 연결을 형성합니다.

이러한 복잡성은 CPO(Co-Packaged Optics, 공동 패키징 광학 소자)의 통합으로 인해 더욱 가중되는데, 여기서는 광 엔진(일반적으로 시스템당 수십 개가 어레이 형태로 배치됨)을 컴퓨팅 실리콘과 나란히 배치하여 고대역폭, 저전력 데이터 전송을 가능하게 합니다. 이러한 광 엔진은 전자 및 광학 부품을 결합한 멀티다이 서브시스템이므로, 통합 전에 ‘정상 작동이 확인된(known-good)’ 광 엔진으로 검증되어야 합니다. 단 하나의 결함 있는 부품만으로도 전체 시스템이 손상될 수 있습니다. 근본적인 목표는 계측, ATE(자동 테스트 장비), SLT(시스템 레벨 테스트)를 결합하여 계층적인 품질 전략을 수립함으로써 “모든 부품의 정상 작동 보장(known-good everything)”으로의 전환을 지원하는 것입니다.

예를 들어, 계측 기술 [3] 을 통해 초기 단계(본딩 전 및 조립 중)에서 물리적 결함을 식별함으로써, 고가의 멀티다이 패키지에 결함이 있는 부품이 통합되는 것을 방지할 수 있으며, 이러한 패키지에서 결함이 발생할 경우 훨씬 더 큰 비용이 발생하게 됩니다. 그 결과, 계측 기술의 역할은 첨단 패키징 기술과 함께 확대되고 있으며, 수율 향상, 위험 감소, 그리고 보다 효과적인 후속 테스트 전략 수립을 위한 필수 단계로 자리 잡고 있습니다.

계측은 물리적 무결성과 검증에 중점을 둡니다. 즉, 구조가 올바르게 구축되었는지 확인하는 것입니다. 계측은 치수, 뒤틀림, 정렬 및 상호 연결 품질(예: 마이크로 범프, TSV, 간격)을 측정하며, 조립 단계 중이나 직후에 결함을 포착하기 위해 광학 또는 X선 검사를 자주 사용합니다. 이는 본딩 전 및 공정 도중, 전체 전기적 검증에 앞서 이루어집니다. 반면 ATE는 디바이스 또는 모듈 수준에서 전기적 및 광학적 기능과 성능을 검증하여 칩이나 패키지가 의도된 대로 작동하는지 확인합니다. 그 후 SLT는 실제 또는 준실제 작동 환경에서 디바이스를 검증하여, 시스템 조건 또는 “미션 모드”에서만 나타나는 문제를 포착하고, 디바이스가 전체 시스템 내에서 정상적으로 작동하는지 확인합니다.

그림 1: ‘Known-Good Everything’ – 계측, ATE 및 SLT가 계층적 품질 전략을 구성한다. 출처: Teradyne.

모듈 수준 프로브: 구조적 변화
기판 부착 전에 대형 인터포저 기반 모듈을 프로브 테스트할 때 고려해야 할 실질적인 사항들이 있습니다. 여기에는 기계적 규모, 전류 공급, 전력 소모, 접촉 무결성, 프로브 압력, 그리고 프로브 부위의 열-기계적 뒤틀림 안정성 등이 포함됩니다. 전반적으로 테스트하는 칩 수가 많을수록 전력 소비량도 증가합니다(수천 와트 수준).

복잡성이 증가하고 칩 수가 늘어남에 따라 결함이 발생할 수 있는 새로운 영역도 생겨납니다. ATE 시스템은 모든 부품이 인터포저 및 최종 패키지 기판에 조립되기 전에, 치플릿 스택, 여러 개의 HBM, 마이크로 범프, C4 범프 및 상호 연결부의 조립 무결성을 검증해야 합니다.

그림 2: CoW 모듈 내부. 기판 부착 전에 인터포저 웨이퍼에서 테스트를 거친, 부분적으로 조립된 멀티다이 시스템. 출처: Teradyne

CoW 모듈 프로빙은 피시험 장치(DUT)가 더 이상 단일 다이가 아니라 실리콘 인터포저 위에 부분적으로 조립된 다중 다이 시스템이기 때문에, 근본적으로 새로운 유형의 테스트 과제를 제기합니다. 이 단계에서 전기적 접근은 일반적으로 C4 범프 인터페이스로 제한되므로, 기존 패키지 테스트 방식 대신 프로브 기반 방법을 사용하여 기판 부착 전에 테스트를 수행해야 합니다. 이러한 CoW 모듈은 레티클 크기에 제한을 받는 다이보다 훨씬 크며(한 변의 길이가^100mm²,^150mm² 또는 그 이상을 초과하는 경우가 많음), 이로 인해 프로브 메커니즘, 접촉 균일성 및 테스트 셀 아키텍처에 새로운 요구 사항이 제기됩니다.

또한 프로브 인터페이스는 수천 개의 미세 피치 상호 연결을 통해 고전류 공급, 정밀한 열 제어 및 고속 신호 무결성을 지원해야 합니다. 정상 작동이 확인된 CoW 모듈을 보장하려면 치플릿 상호 연결, 마이크로범프 및 C4 무결성, 인터포저 연결성을 검증해야 하며, 이로 인해 새로운 프로버 설계, IEEE 1838과 같은 첨단 DFT 전략, 그리고 기계적·열적·전기적·광학적 테스트 영역 간의 긴밀한 연계가 필요해지고 있습니다.
테스트 셀 아키텍처도 이에 맞춰 변화해야 합니다. 현재의 웨이퍼 프로브는 적합하지 않으므로, 테라다인(Teradyne)은 개방형 생태계 공급업체들과 협력하여 더 큰 패키지를 전문적으로 처리하고 있습니다. 이와 동시에 업계는 이러한 아키텍처를 웨이퍼 기반 통합을 넘어 패널 레벨 형식, 즉 CoP(chip-on-panel)로 확장하고 있습니다. 300mm 웨이퍼에서 310mm × 310mm 규모의 패널 크기로 전환함으로써, CoP는 공간 활용도와 제조 효율성을 향상시켜 대형 이종 설계의 모듈당 비용을 절감합니다.

그러나 CoP로의 이러한 전환은 기존의 테스트 과제를 더욱 가중시킵니다. 폼 팩터가 커짐에 따라 다단계 테스트 삽입에 대한 요구 사항은 그대로 유지되는 가운데, 핸들링, 정렬 및 프로브 확장성에 대한 요구도 증가합니다. 또한 CoP는 유리 및 유기 기판을 포함한 대체 인터포저 소재의 도입을 가능하게 하여, 신호 무결성, 열적 거동 및 결함 발생률 측면에서 새로운 변수들을 초래합니다.

CoW와 CoP는 함께 테스트 방식을 다이 중심 모델에서 모듈 중심 모델로 전환시키며, 이 모델에서는 물리적 규모, 상호 연결 밀도 및 시스템 수준의 동작을 설계 흐름의 초기 단계에서 검증해야 합니다.

그림 3: 실제 크기에 맞춰 표시된 테스트 형식 – 레티클 다이에서 CoW 모듈, CoP 패널 순; 단일 프로브 필드는 더 큰 형식의 일부만 커버합니다. 출처: Teradyne.

파인 피치, 하이브리드 본딩 및 접근 제약 조건
첨단 패키징 기술이 새로운 테스트 삽입 방식을 도입함에 따라, 접근 전력 및 능동적 열 제어(예: 온칩 액체 냉각, 새로운 열 관리 방식)와 관련된 새로운 테스트 과제가 대두되고 있습니다. 또한 CPO 및 광학 부품 통합(예: 광섬유 정렬)으로 인해 추가적인 과제가 발생하고 있습니다.
물리적 수준에서, 범프 피치가 수백 마이크론에서 40~50µm의 마이크로범프로 축소되고, 경우에 따라 10µm 미만의 하이브리드 본딩으로 전환되면서 상호 연결의 미세화가 가속화되고 있습니다. 이는 상호 연결 밀도를 크게 높이는 동시에 사용 가능한 프로브 접촉 면적을 줄여, 물리적 접근성을 더욱 제한합니다. 패키지 내 상호 연결의 수는 수만 개에서 수십만 개에 달할 수 있어, 전체 커버리지를 달성하기가 더욱 어려워지고 있습니다.

이러한 제약 사항은 UCIe와 같은 고속 다이 간 인터페이스의 등장으로 더욱 심화되고 있습니다. 이러한 인터페이스는 짧은 거리에서 낮은 구동 강도로 작동하며, 신호 무결성과 정전기적 영향에 민감합니다. 그 결과, 테스트 접속부를 피시험 장치에 물리적으로 더 가까이 배치하여 기생 성분을 최소화하고 신호 충실도를 유지해야 합니다.
따라서 테스트 액세스 방법론은 모든 삽입 지점에서 고속 상호 연결을 구동하고 관측할 수 있도록 프로브 아키텍처, 인터페이스 설계 및 DFT에 대한 새로운 접근 방식을 필요로 합니다.

테라다인(Teradyne)의 경우, 이는 ATE 계측 장비와 디바이스 인터페이스 간의 통합이 더욱 강화된다는 것을 의미합니다. 이는 점점 더 미세해지는 기하 구조에서도 신호 무결성을 유지할 수 있는, 더 높은 대역폭과 저잡음 신호 경로, 첨단 프로빙 솔루션, 그리고 테스트 셀 아키텍처에 대한 필요성을 반영합니다.

그림 4: 범프 피치가 C4 범프에서 하이브리드 본딩으로 줄어들면서, 패키지당 상호 연결 수(interconnects)가 수십만 개 수준으로 증가한다. 출처: Teradyne; 피치 범위는 Yole Group(2025) 기준.

집적 밀도가 삽입 밀도를 주도한다
요약하자면, 기판 기반 인터포저를 활용한 첨단 패키징은 여러 개의 칩이 탑재된 웨이퍼 형태로 제작될 수 있습니다. 이후 이 웨이퍼는 개별 다이로 분할되어 기판에 실려집니다. 테스트 담당자는 웨이퍼 단계, 분할된 다이, 인터포저 웨이퍼 상의 CoW 모듈 테스트, 분할된 CoW 모듈 테스트, 최종 조립 단계에 이르기까지 모든 단계에서 이를 테스트할 수 있어야 합니다.

이종 통합은 단순히 복잡성을 증가시킬 뿐만 아니라, 품질 보증이 필요한 부분을 재분배합니다. 테스트 삽입 아키텍처는 패키지 아키텍처와 함께 발전해야 하며, 공정의 모든 단계에서 결함을 발견해야 합니다.

[1] xPU는 GPU, CPU, TSU, DPU, LPU 등과 같은 컴퓨팅 장치를 의미합니다.
[2] Yole Group, 2025
[3] 이 문맥에서 계측(Metrology)은 X선, 광학, SAM 등 모든 종류의 검사 장비 기술을 의미할 수 있습니다.

조르지 후르타르테(Jeorge Hurtarte) 박사는 현재 테라다인(Teradyne)의 컴퓨트 테스트(Compute Test) 사업부에서 수석 이사 겸 수석 마케팅 전략가로 재직 중입니다. 조르지 박사는 테라다인, 램 리서치(Lam Research), 라이트포인트(LitePoint), 트랜스위치(TranSwitch), 록웰 반도체(Rockwell Semiconductors) 등에서 다양한 기술, 관리 및 임원직을 역임했습니다. 또한 SEMI 북미 지부의 자문위원으로 활동하고 있으며, IEEE 이종 통합 로드맵(HIR) 테스트 분과위원회의 공동 의장을 맡고 있습니다.
Jeorge는 전기공학 박사 학위와 세 개의 석사 학위(MBA, 컴퓨터 과학, 통신공학)를 보유하고 있습니다. 또한 캘리포니아 대학교 산타크루즈 캠퍼스와 피닉스 대학교의 객원 교수로도 활동하고 있습니다. 그는 『Understanding Fabless IC Technology』라는 책의 공동 저자이기도 합니다.