人工知能（AI）は、産業を変革し、私たちの日常生活を豊かにし、効率と意思決定を しかし、その処理能力への需要は驚異的なペースで増加しており、3ヶ月ごとに倍増している （図1）。 これを このペースを維持するために このペースを維持するために、半導体業界は従来のチップ開発の枠を超えて ――半導体業界は従来のチップ開発の枠を超え、ヘテロジニアスチップレット チップレット 高度な 集積パッケージにおける異種チップレット
（図1： 成長 計算要件の増加. 出典： https://openai.com/index/ai-and-compute/)
チプレットの台頭
NVIDIAやAMDといった半導体メーカーは、複数のCPUやGPUを単一の高度なパッケージに統合し、高帯域幅メモリ （HBM）。AIワークロードには膨大なデータへの高速アクセスが必要ですが、HBMの統合によってこれが可能になります。2つ、4つ、あるいはそれ以上の処理コアをHBMスタックと組み合わせるこのアプローチには、TSMCが開発した「CoWos®（Chip-on-Wafer-on-Substrate）」と呼ばれる複雑で高度なパッケージング技術が必要であり、 一般に2.5/3Dパッケージング （図2）。 これらのパッケージは、100 mm × 100 mm を超えるサイズになることもあり、大型のウェーハ・インターポーザー・プローバーが必要となる CoW モジュール／スタックを処理できるウェーハ・インターポーザー・プローバーが必要となります。 また 後述するように、はるかに大きな放熱要件も満たしています。
（図2：2.5D/3Dパッケージングアーキテクチャ、出典：Teradyne）
最高の性能を維持するためには、こうした異種集積化された先進パッケージングデバイスには、効率的な通信を行うための独自の高速インターフェースが必要です。こうした要件のすべてが相まって、半導体業界の状況はますます複雑化しています。
チップ技術の進歩に伴い、テストはますます複雑化している
パッケージの複雑さが増すにつれ、より綿密なテスト戦略の必要性も高まっています。 モノリシックダイからチプレットへの移行に伴い、テストIPが複数のダイに分散し、場合によっては異なる設計チームや企業にまたがるようになったため、従来から確立されたテスト手法が必ずしもそのまま適用できるとは限りません。このような分散化により、各段階（ダイ、ブリッジ、インターポーザー、基板、スタック）で何をテストすべきか、またそれぞれの範囲にどの規格や手法を適用すべきかを、より明確に定義することが求められます。
複数のダイを単一のチップレットベースのシステムに集積することは大きな進歩ですが、それには重要な課題も伴います。それは、最終組立の前にすべてのコンポーネントが正しく機能することを検証することです。多ダイパッケージでは、歩留まりの低下を防ぐために厳格なスクリーニングが必要であり、ダイのみを認定するだけでは不十分です。インターポーザー、基板、ブリッジ、スタックについても、各層に適したテスト手法を用いて検証を行う必要があります。 そのため、業界は「known-good-die（KGD）」から「known-good-interposer（KGI）」、さらには「known-good-CoW（KG-CoW）」へと、いわゆる「known-good-everything」へと移行しつつあります。（図3）
(図3: KGDおよびKG-CoWを保証するための可能なテスト挿入。出典: Teradyne)
チプレット間の高速通信は、さらなる複雑さを伴います。ダイ間では、GPUからHBMへの転送時など、極めて高速なデータ交換が必要ですが、その物理的および電気的インターフェースはメーカーによって異なります。Universal Chiplet Interconnect Express（UCIe™）のようなオープンスタンダードは進化を続けていますが、チプレットのインターフェースには依然として大きな違いがあります。 この多様性に対応するため、電気的過負荷やプローブによる損傷を回避するには、デバイスのネイティブプロトコルと同様に動作するインターフェースIPを備えたテストソリューションがますます求められています。現在、一部のサプライヤーは、デバイスメーカーが統合可能なUCIe準拠のPHYおよびコントローラIPを提供しており、これにより自動試験装置（ATE）プラットフォームが高速リンクを安全かつ一貫してテストできるようになっています。
(図4: チップレベルのベア冷却。出典: Teradyne)
メーカーやテスト事業者は、熱管理にも細心の注意を払わなければならない。処理能力の向上は放熱問題の増大を意味し、高度な冷却手法――場合によってはパッケージ内部での液体冷却さえも――が必要となる （図4）。 パッケージ内のダイ数が増加すれば、接続点も増えるため、テスターにはより多くのリソースが必要となります。トランジスタ数が増加すれば、電源電流の要件が高まり、電源機器の数も増え、さらに熱に関する課題も増大します。これには、革新的な冷却ソリューションと高度な適応型熱制御（ATC）戦略が求められます。
最後に、製造テスト工程では、チップと基板やその他の能動素子を電気的に接続する物理的なインターフェース層であるインターポーザーを考慮する必要があります。例えば、多層パッケージや2.5Dパッケージには、基板の上に実装されたインターポーザー上に複数のダイが含まれています。このインターポーザーは、上層のダイから下層のダイへと信号を伝送する、いわば小型のシリコン基板として機能します。 高度なパッケージにおいて十分な歩留まりを確保するためには、インターポーザー自体も「既知の良品ダイ（KGI）」であることが極めて重要です。
テラダインのソリューション
デバイスの世代が進むにつれ、半導体部品点数が増加し、テストの複雑化が進んでいます。このテストの複雑化に伴い、スキャンパターンメモリの容量拡大がますます求められています。これに対応するため、テラダインはスキャンメモリを増設し、最も複雑な半導体設計であっても効果的にテストできるよう確保しました。
テラダイン UltraFLEXplus は、コンピューティングデバイスのテストにおいて、より高速なスループットを実現するATEプラットフォームです。 テラダイン独自のデバイスインターフェースボード（DIB）設計アプローチを特徴とするBroadsideアーキテクチャを採用することで、UltraFLEXplus 信号配線をUltraFLEXplus 、DIB PCBの層数を削減しながら最高の信号性能UltraFLEXplus 。Broadsideは、2つの要素を組み合わせたものです。第一に、テスター全体に組み込みコントローラを配置してスループットを向上させる同社のPACEアーキテクチャ、第二に、テスト結果の処理におけるタスクの分割です。
こうした先進デバイスへの光インターフェースの統合というトレンドを踏まえ、テラダインはUltraFLEXplus に高度な光テスト機能も組み込んでいます。市場初となるこの両面ウェーハプローブソリューションは、電気的テストと光学的テストの両方が求められる、新興のシリコンフォトニクスおよびコパッケージドオプティクス向けに、大量生産対応のテストソリューションを提供します。
さらに、テラダインは、主要なエコシステム・サプライヤーと引き続き連携し、 の 大規模な 大規模な異種統合 先進パッケージのテストを可能にするため、引き続き主要なエコシステム・サプライヤーと協力しています 最も厳格な先進的適応型熱制御試験要件を伴う 「ノウン・グッド・ダイ」から「ノウン・グッド・CoW」およびそれ以上のレベルを実現することを目指しています。
AIと半導体テストの未来
半導体テストが、今日のチプレットや先進パッケージングのトレンドにおいて不可欠な要素であるという認識が、業界内で高まりつつあります。 こうした動きが進むにつれ、AIコンピューティングは前例のない進化のペースを維持し続けるでしょう。そして、今日の市場が求める短縮されたタイムラインの中で、高品質なデバイスを確実に市場に送り出すという重要な役割を、半導体テストが担うことになります。半導体テストは、AI主導のコンピューティングにおける「陰の立役者」であり続け、着実に次の技術革新の波を可能にしていくでしょう。
ジョージ・ウルタルテ博士は現在、 コンピュート テスト部門において、シニア・ディレクター兼主席マーケティング・ストラテジストを務めています。ジョージはこれまで、テラダイン、ラム・リサーチ、ライトポイント、 トランスイッチ、ロックウェル・セミコンダクターズにおいて、技術、管理、経営の各分野で様々な役職を歴任してきました。ジョージはSEMI北米の諮問委員会のメンバーであり、IEEEヘテロジニアス・インテグレーション・ロードマップ（HIR）テスト・チャプターの共同議長を務めています。
ジョージは電気工学の博士号に加え、3つの修士号（MBA、コンピュータサイエンス、電気通信）を取得している。また、客員 教授 を務めている。彼は著書『 『ファブレスIC技術の理解』』の共著者でもある。