要旨

一部のチップ、特にHPC、AI、ADASなどの大規模かつ複雑なデバイスにおいては、コアの一部のみが故障した場合、そのデバイスは「Partial Good（部分的に正常）」と分類され、依然として使用可能と見なされます。ATEテストでは、どのコアが故障したかに基づいて、Partial Goodデバイスを分類する必要があります。 チップの複雑化が進み、CP、FT、三温度試験などの追加テスト挿入が導入されるにつれ、Partial Goodの状態を判定することはますます困難になっています。 本プレゼンテーションでは、AIデバイスを例に、複数のテスト挿入が関与する場合のPartial Goodケースへの対処方法を解説します。また、このプロセスをより容易かつ効率的にするための推奨されるコードアプローチについても紹介します。 当社の開発では、Partial Goodの状態を判定するためにそれぞれ異なる手法を用いる3つのコードモジュールを作成しました。これらのモジュールには、SSNパターン、MBISTパターン、およびIPテストが含まれます。本プレゼンテーションでは、各モジュールにおけるPartial Goodロジックを解説し、ベストプラクティスを概説します。最後に、Partial Good状態の分析を支援するためのデータロギング形式の追加方法について説明します。

シリアル・ペリフェラル・インターフェース（SPI）は、高速シリアルデータ転送に広く使用されている通信プロトコルです。クワッドSPIは、コマンド、アドレス、データの各フェーズで4本のデータラインを使用することで従来のSPIを拡張し、より広帯域のデータ転送を可能にし、スループットを大幅に向上させます。これらの高度なプロトコルは、自動試験装置（ATE）において、特にタイミング精度の管理、ベクトルの複雑さ、および幅広いデバイスアプリケーションにわたる柔軟なデバッグ機能の確保など、新たな考慮事項をもたらします。UltraFLEXplus 、これらの課題に対処するために、設計とテストのワークフローを橋渡しする上で重要な役割を果たします。 本プレゼンテーションでは、設計とテストの両方の観点から、SPIおよびQuad SPI技術の概要を解説します。これには、ドライバのインストール、ポートブリッジシートの作成、ピングループの定義、XMLプロトコルファイルの読み込みなど、主要な設定および統合手順が含まれます。 また、XMLプロトコル定義ファイルの構造と目的について解説するとともに、プロトコル定義エディタがコマンド形式やプロトコルフレームをどのように検証するかも説明します。 Protocol Studioを使用したデバッグ手法についても実演します。これには、トランザクションの監視、プロトコルの動作解析、データ整合性の検証など、正確かつ効率的なテスト実行を確保するための技術が含まれます。実際のプロジェクト実装例を提示し、UltraFLEXplus 機能と統合されたデバッグ機能が、生産環境においてテスト時間を短縮し、開発効率を向上させる方法を示します。

イメージセンサーデバイスのテストでは、合格・不合格を判定するために、撮影された画像データをピクセル単位で分析する必要があります。イメージセンサーの画素数が大幅に増加し続けているため、この分析にはこれまで以上に膨大な計算能力が求められています。例えば、数年前まではモバイルデバイスに搭載されるセンサーの画素数は通常800万～1200万画素でしたが、今日のスマートフォンは5000万画素を超えることが多く、近い将来にはさらに高解像度化が進むと予想されています。 その結果、画像解析時間は画素数に比例して増加し、従来のCPUベースのソリューションでは、テスト時間が4倍以上になる可能性があります。 この課題に対処するため、CPUとGPUの両方のリソースを活用してテスト時間を大幅に短縮する、ヘテロジニアス・コンピューティング・アプローチが導入されました。本プレゼンテーションでは、このアプローチが UltraFLEXplus およびIP750ExHDプラットフォームにおける本アプローチの性能上の利点を強調し、テスト時間の短縮効果とコストへの影響を評価します。また、実装における主要な課題と、それらを克服するために開発されたソリューションについても解説します。

最新のマイクロコントローラやプロセッサでは、被試験デバイス（DUT）の外部で解析しなければならないデータ量を削減するため、新たなテスト対応設計（DfT）手法が引き続き導入されています。 しかし、故障解析においては、量産環境であっても、デバイスからより大量のデータを読み出す必要性が高まっています。より大容量のキャプチャメモリと高速なデータ転送インターフェースを備えた新しいテスター、例えば UltraFLEXplusのような、より大容量のキャプチャメモリと高速なデータ転送インターフェースを備えた新しいテスターは、さまざまなユースケースに対応する幅広いキャプチャソリューションをサポートしています。これらのシステムは、単純なレジスタの内容から大量のスキャン出力、さらにはADCからの生のミックスドシグナルデータに至るまで、多様な種類のデータを効率的にキャプチャできます。多くの場合、デバイスデータはシリアルインターフェースピンを介して送信されるため、解析を開始する前にシリアルからパラレルへの変換が必要になることがあります。 本プレゼンテーションでは、 UltraFLEXplusに搭載されているCMEM、HRAM、DSSCなど、さまざまなキャプチャメモリのオプションの概要を説明します。ハードウェア上の違いを解説し、シングルピン・リードバックにおける様々なユースケースで各キャプチャメモリの効率を比較します。また、IG-XLの.NET環境でこれらのソリューションを実装する方法を示すサンプルコードも含まれています。最後に、特定のユースケースに最適なキャプチャメモリを選択するための指針を提供します。

本プレゼンテーションでは、UltraPort-PCIeに関するこれまでの研究をさらに発展させ、高速インターフェース、特にPCIeを用いたスキャンテストについて検証します。まず、GPIOベースのスキャンとHSIOスキャンの比較から始め、PCIe IP、DMAエンジン、およびAXIバスアーキテクチャによって実現される改善点を明らかにします。 続いて、高度なスキャンテストに活用されるUltraPortの機能について解説します。これには、光リンク、拡張メモリリソース、およびフェイル処理機能などが含まれます。 これらの機能は、大量のパターン実行をサポートし、ミスマッチの優先順位付けをより効率的に行えるようにします。PCIeおよびHSIOを用いたSCANのハイレベルなワークフローとパターン生成プロセスを通じて、機能性の実証を行います。また、HSATパターンデバッグツールや、.patsxなどの最新ファイル形式への対応といった新ツールについても解説します。これらは、プラットフォームを跨いだパターンの可視化と修正を簡素化するものです。 続いて、顧客と共同開発したFPGAベースのDUTプロキシについて紹介し、高度なデバイス試験環境におけるHSIOベースのスキャン試験の拡張性、性能、および実用的な導入上の考慮事項を実証します。最後に、DMAエンジンに関する考慮事項を提示し、最適な性能と柔軟性の向上を実現するシナリオを紹介します。

UltraPort PCIe でのミッションモード・テストにより、自動試験装置（ATE）上で直接、実際のアプリケーションレベルのワークロードを実行できるようになります。これにより、構造的テストやパターンベースのテストのみに依存するのではなく、エンドユーザー向けの機能検証が可能になります。従来の ATE アプローチでは、システム全体の動作を再現する能力に限りがあり、ベンチ検証、生産テスト、およびシステムレベルのテスト環境の間に乖離が生じていました。 本プレゼンテーションでは、PCIeを高速通信インターフェースとして活用し、被試験デバイス（DUT）を制御することで、ATE環境内でワークロード駆動型テストを実現し、このギャップを埋める手法を紹介します。システムに関連するトラフィックを用いてデバイスとのリアルタイムな相互作用を可能にすることで、このアプローチは機能性能やシステム挙動に対するより深い可視性を提供します。 このソリューションは、既存の開発および検証ワークフローの再利用をサポートし、ベンチテストから生産環境への移行に必要な労力を削減します。 また、異なるテスト段階間の相関性を向上させ、より一貫性のある結果と迅速な問題特定を保証します。実用的な実装例を通じて、ミッションモード・テストを複雑なデバイスに適用する方法を示し、ワークフローの効率化と検証の一貫性における改善点を強調します。全体として、このアプローチはテストカバレッジを向上させ、開発の複雑さを軽減し、シリコン検証から大量生産への移行を加速しますが、その一方で、インターフェースの性能やデバイス固有の制約について慎重な検討が必要です。

高解像度および高リフレッシュレートのディスプレイ要件は、現代のモバイルデバイス、車載ディスプレイ、および組み込みシステムにおいて標準となっています。MIPIは、ピン数の削減、消費電力の低減、および性能の向上を目的として、モバイルおよび組み込みアプリケーション向けの一連のシリアル通信インターフェース規格を開発しました。 DSI D-PHYは、MIPI Allianceによって定義されたディスプレイモジュール向けの高速シリアルインターフェースプロトコルであり、D-PHY物理層上で動作します。 PRBSテストは、特に高速モードにおける差動データチャネルの信号整合性を評価するために使用される、物理層の検証手法です。 本プレゼンテーションでは、UltraFLEX D-PHYのクロック位相を同期させ、PRBSデータストリームをキャプチャするテスト手法を紹介し、このアプローチが高速ディスプレイインターフェースの信頼性の高い検証をどのようにサポートするかを示します。

本プレゼンテーションでは、Tessent Stream Scanning Network（SSN）の応用について解説し、特に UltraFLEXplus プラットフォーム上でのテスター・コンペアの実装に焦点を当て、SSN（Tessent Stream Scanning Network）の応用について解説します。本稿では、テスター・コンペアのテストフローの概要を説明し、これには不良コアの特定方法、マッピングデータの解釈、およびIG-XLの組み込み機能を用いた故障結果の処理方法が含まれます。また、過去のプロジェクト経験に基づき、Test Insightツールを使用してSTILファイルをIG-XL ATPファイルに変換する方法や、SSNテスト中に遭遇する一般的なデバッグ上の課題についても論じます。これらの課題はSSNに限定されるものではなく、一般的なATPGワークフローにも関連するものです。 さらに、SSNのI/Oタイミングを調整する必要性について解説し、必要なデータを収集した後のラフサーチ、I/Oタイミングの最適化、線形フィッティングなどの手法の概要を説明します。最後に、SSNで使用されるフェイルロギングの手法について、テキスト形式とSTDFレコード形式の両方を含めて説明し、その性能を比較します。

本プレゼンテーションでは、内蔵サーミストルを用いたADAS製品向けの温度校正ソリューションを紹介します。自動車用ICの認定基準となるAEC-Q100などの規格で規定されているように、正確な試験温度は、ATE試験全般において自動車用デバイスにとって極めて重要なパラメータです。しかし、ウェーハ試験における物理的な制約により、CP環境下での高精度な温度測定は依然として困難な課題となっています。 この課題に対処するため、本手法ではオンチップトランジスタとロードボードの温度センサーを組み合わせることで、より精密な温度モニタリングを実現します。固定された試験条件下において、この手法により個々のダイ間の温度変動を評価することが可能となり、測定精度が向上し、生産歩留まりの向上に寄与します。

本プレゼンテーションでは、大規模SoCのテストおよび検証において、効率的かつ正確なオンチップIR（電圧降下）モニタリングを実現するという長年の課題について取り上げます。従来のアプローチでは、IRモニタリングのためにアナログ信号をデジタル化するためにオンチップのアナログ-デジタル変換器（ADC）に依存することが多いですが、これらの方法では、かなりの面積のオーバーヘッドが生じたり、ソフトウェア処理の複雑さが増したりする可能性があります。 提案するソリューションでは、革新的なデジタル電圧センサー（DVSG）を採用し、従来のADCベースのモニタリングをデジタル回路実装に置き換えることで、大量生産にも適したまま、オンチップでのIR検出と応答を高速化します。 このATEテスト手法は、IR特性評価、データ処理、およびDVSGベースのIRモニタリングを網羅する閉ループフローを確立します。デバイス設計段階において、複数のセンサーが異なる電源ドメインに分散配置されます。 DVSGは、データパス、ランジクロックパス、およびキャプチャクロックパスの調整を通じて経路遅延を設定することで、IRの挙動を監視します。異常な挙動が検出されると、Compare Fail（CFAIL）フラグがアサートされます。特性評価中、ATEは電源ドメインの電圧と遅延設定をスキャンし、CFAILの結果を記録するとともに、同一の設定下で異なる結果を生じる隣接する電圧を特定することで、警告閾値を特定します。 その後、対応する設定「ギア」の選択と警告電圧が記録されます。このプロセスを様々な条件で繰り返すことで、最適化されたギア設定と閾値電圧のセットが得られ、これを使用してIRモニタリング用の量産対応ATEパターンが生成されます。 モニタリング中、テストパターンは代表的なプロセッサワークロードを起動し、CFAILの結果を読み戻すことで、IRの影響を正確に評価できるようにします。 また、大規模システムテストとの整合性チェックを行い、精度と実用的な有効性を検証します。検証結果によると、DVSGベースのATEソリューションは、ソフトウェア処理の複雑さを低減し、テスト効率を向上させながら、5 mVのIRモニタリング精度を達成しています。さらに、デジタルIP面積が同等のアナログ実装の約50分の1であるため、同じ面積内により多くのセンサーを統合でき、高性能かつ低消費電力のSoC設計をサポートするためのより強力なカバレッジを提供します。

ゼロ・デフェクト（ZD）は、もはや単なる目標ではなく、AEC-Q100に基づく自動車用デバイスにおける契約上の要件となっています。レベル2+およびレベル3の自動運転の普及が進む中、ADASデバイスは、高電圧ストレス試験やメモリデータ保持試験などのZDスクリーニング試験をウェハーレベルのチップ・プローブ試験に移行させ、下流工程での不良率を100万個あたり数個のレベルまで低減する必要があります。 現在のADASデバイスは、数千本のピン、高消費電力、大電流要求、マルチコアアーキテクチャ、および複数のグレードビンニング要件を特徴としています。これらの要因により、チッププローブ段階でのZDスクリーニングは特に困難なものとなっています。 本プレゼンテーションでは、ATEにおける主要なZD試験手法について紹介します。特に、高電圧ストレス試験（特に動的電圧ストレス）およびメモリデータ保持試験に焦点を当てます。また、これらの試験を UltraFLEXplusでの実装について詳述します。UltraFLEXplusでは、動的電圧ストレス試験が非常に高い電圧と大電流で動作する一方、メモリデータ保持試験は特性評価によって決定されたより低い電圧で実施されます。また、メモリデータ保持試験中のプローブカード針の保護や、複数のビンニング要件の管理に関するベストプラクティスにも焦点を当て、信頼性が高く効率的な実装のための指針を提供します。

半導体デバイスの進化は、デジタルテスト手法に引き続き大きな変化をもたらしています。次世代デバイスでは、テストカバレッジの拡大や新たな故障モデルに対応するため、より大きな容量が求められるようになり、ベクトルメモリ要件の増加が主要なトレンドとして浮上しています。電子設計自動化（EDA）ツールではメモリ容量の増加に対処する技術が導入され続けていますが、これらのソリューションは、その傾向を根絶するのではなく、主にその進行を遅らせるにとどまっています。量産および特性評価のワークフローのいずれにおいても、テストは通常、さらなる最適化が適用される前に、利用可能なテスターリソースを最大限に活用することから始まります。 新たなスキャン要件はテストアーキテクチャを再構築しており、SSNやスキャンファブリックの統合、コアの識別、ピンおよびチェーンの割り当ての分離といった機能が導入されています。同時に、性能要件を満たすためには、より高いデータレートが不可欠になりつつあります。UP5000-EMは、UP2200+と比較してベクタメモリ容量を大幅に増強し、シングルエンドおよび差動信号の両方で最大5 Gbpsのデータレートに対応しています。 大規模なデジタルおよびAIデバイスの登場により、柔軟性の向上、精度の向上、およびテストコストの削減に対するニーズがさらに高まっています。既存のプログラムを円滑に移行させるためには、UP2200+との互換性を維持することが依然として重要な要件です。これらのトレンドは、デジタルテストの複雑化に対処するための、スケーラブルで高性能なソリューションの必要性を浮き彫りにしています。本プレゼンテーションでは、UP5500-EMの新たな機能の概要と、デジタルテスト環境におけるこれらの進化する要件にどのように対応しているかについて解説します。

ハイパースケールデータセンターにおけるAIワークロードの急速な拡大に伴い、新たな業界標準に準拠した超高速相互接続の厳格な検証が必要とされています。UltraPHY224Gは、 UltraFLEXplus テストシステム向けの次世代物理層ATE計測器「UltraPHY224G」は、次世代アーキテクチャに不可欠な224Gシリアルリンクの包括的な特性評価を可能にします。本製品は、120 GBaudのBERTトランスミッタおよびレシーバと、70 GHzの等価時間オシロスコープを統合し、幅広い測定ニーズに対応します。このプラットフォームはNRZおよびPAM4シグナリングの両方をサポートし、CTLE、FFE、DFEなどの高度なDSP機能を備えており、精密なシグナルインテグリティ解析を実現します。 本プレゼンテーションでは、OIF CEI-224G、800Gイーサネット向けのIEEE 802.3df、PCIe Gen6など、主要な業界標準規格におけるコンプライアンスおよび性能検証において、UltraPHY224Gが果たす役割に焦点を当てます。選定されたユースケースを通じて、AI駆動型データセンター環境における高帯域幅相互接続のリンク信頼性の検証、エラー性能の最適化、および導入の加速を、本プラットフォームがどのように実現するかを示します。 UltraPHY224Gは、8つのBERT送信チャネル、8つのBERT受信チャネル、および8つのオシロスコープ受信チャネルを統合し、最大224 Gbpsのデータレートをサポートしています。送信機には精密な等化を行うマルチタップFFEが搭載されており、受信機にはDFE、反射キャンセル、帯域拡張フィルタに加え、内蔵クロックデータリカバリ機能が組み込まれています。 統合されたオシロスコープにより、高度なアイパターン解析、NRZジッタ分解、および相対レベルマージンや分散メトリクスといったPAM4固有の測定が可能になります。サポートされるテストパターンにはPRBS、ストレステスト用パターン、矩形波が含まれており、複数の規格にわたるコンプライアンステストを実現します。これらの機能により、エンジニアはシグナルインテグリティを検証し、BER目標を達成し、次世代の高速チップ間インターフェースの性能要件を検証することができます。

UltraFLEXplus 搭載のDCVS計測器は、プログラム可能なスルーレート制御UltraFLEXplus 。この機能は、UVS64およびUVS256向けのIG-XLバージョン11.0、ならびにUVS64HP向けのバージョン11.10で利用可能になりました。この機能は、レベルシートだけでなく、VBTやC#を使用してコード内で直接設定することも可能です。 スルーレートを制御することで、ユーザーは電圧の上昇時間および下降時間を管理し、電源の遷移時のオーバーシュートやアンダーシュートを低減することができます。 この機能は、パワーオンリセットやブラウンアウト状態など、電源ピンの電圧しきい値検索といったアプリケーションで特に有用です。 また、2つのレール間の電圧差を一定に維持したり、電源投入および電源切断シーケンス全体を通じて一方の電源が他方よりも高い電圧を維持したりするなど、DUTの電源間の電圧関係を精密に制御することも可能であり、これにはディスクリートDCステッピングを必要としません。 本プレゼンテーションでは、レベルシートおよびコードの両方におけるスルーレート制御の設定方法について解説し、潜在的な落とし穴を指摘するとともに、それらを回避するための指針を提供します。また、主要な動作やベストプラクティスを説明するために、キャプチャされた波形を用いた実践的な例も紹介しています。

HP UltraFLEXplus 設計された高出力DCVSHP 、既存のUVS64アーキテクチャを基盤としつつ、性能と機能において大幅な強化が図られています。本計測器は、UVS64と同様のチャンネル密度とチャンネル統合の柔軟性を維持しつつ、より要求の厳しい電力アプリケーションに対応できるよう機能を拡張しています。 本プレゼンテーションでは、HP 主な改良点について詳しく解説します。前世代モデルの5 Aに対し、チャンネルあたり最大20 Aまで向上した電流測定能力に加え、電圧および電流の測定・キャプチャにおけるサンプリングレートが1.2 Mspsに向上した点を重点的に紹介します。また、最大125 Mspsのレートで波形キャプチャを可能にする高速電圧計も導入されており、より詳細な信号解析が可能となっています。 性能の向上に加え、HP 電圧と電流の同時測定・キャプチャHP 、統合されたチャネルグループ内の複数のセンスラインにわたる同時モニタリングもHP 。また、レギュレーションフィードバック用のセンスラインを柔軟に選択できるため、より高精度なケルビン法に基づく測定と制御が可能になります。 本装置には「インテリジェント・パワー・インターフェース」が搭載されており、アナログ電流監視出力、デジタル警告信号、シャットダウン制御用の故障入力、アラート信号機能など、システムの可視性と保護機能を強化しています。これらの機能強化により、高電力テスト環境におけるシステムの安全性、制御性、および診断能力が向上します。全体として、HP 、電力処理能力の拡大、測定精度の向上、および高度なシステム統合HP 、UltraFLEXplus大電流アプリケーションのテストをより効率的かつ正確に行うことを可能にします。

テストプログラムの開発スケジュールはますます短縮化しており、重大な問題を特定して解決するための時間は限られています。最も時間を要する課題の一つがメモリリークであり、これを効果的に対処しなければ、システムのパフォーマンスや信頼性に影響を及ぼす可能性があります。根本原因を特定するには、適切なツール、的を絞ったデータ収集、そして体系的な調査プロセスが必要です。 本プレゼンテーションでは、実例を用いて、メモリリークの問題を検出、測定、解決する方法をご紹介します。メモリリークの定義、メモリ使用量を正確に測定する方法、そして根本原因を特定するための体系的なアプローチについて解説します。 Quality Monitor、Oasis、Excelベースのスクリプトといった高度なツールを活用し、問題領域を特定して是正措置を検証するための段階的な調査手法を紹介します。本講演では、エンジニアが問題をより効率的に診断し、デバッグ時間を短縮し、効果的な修正を実施できるようにする実践的な戦略に焦点を当てます。全体として、このアプローチはメモリリーク問題を特定・解決するための再現性のあるフレームワークを提供し、チームがプログラムの安定性を向上させ、厳しい開発スケジュールを達成するのを支援します。

UltraPort-PCIe6は、UltraPort-PCIeプラットフォームをベースに、PCIe Gen6機能を搭載した製品です。 UltraFLEXplusに PCIe Gen6 機能を導入し、UltraFLEXplus を基盤としています。これにより、PCIe 経由のスキャンおよびより高いデータレートでのミッションモード・テストの両方が可能になります。本計測器は、デバイス・インターフェースの近くで信号のリタイミングを行う「ノンスロット・インスツルメント」設計を採用して再構築されており、統合された PPMU 機能を維持しながら、DUT に対して最大 64 Gbps の PAM4 信号伝送を実現します。 本プレゼンテーションでは、この新しいアーキテクチャと、それがテスト性能および設計効率に与える影響について解説します。「ノンスロット・インスツルメント」アプローチにより、PCIe Gen6までのアットスピード・ループバックが可能となり、PHYレベルのテストカバレッジが向上する一方で、高速スイッチング部品が不要になるためDIB設計が簡素化されます。新しいDIBブロック設計は、既存のUltraPort-PCIeインターフェースとの互換性を維持しつつ、PCIeアドインカード準拠デバイスをより適切にサポートするための補助信号を追加しています。 また、本プラットフォームには、システムメモリの増強と次世代PCIe Gen 5 CPUを搭載したアップグレードされたサーバーアーキテクチャが含まれており、要求の厳しいテストアプリケーションにおける全体的なパフォーマンスを向上させます。これらの機能強化により、スループットの向上、スケーラビリティの改善、および複雑なワークロードのより効率的な処理が可能になります。 全体として、本ソリューションは、UltraFLEXplus上でスキャンモードおよびミッションモードの両方のアプリケーションに対し、より高いパフォーマンス、簡素化されたハードウェア設計、および強化された柔軟性を提供することで、高速インターフェース・テストを前進させます。 UltraFLEXplus上で、スキャンモードおよびミッションモードのアプリケーション双方に対し、より高いパフォーマンス、簡素化されたハードウェア設計、

本プレゼンテーションでは、IG-XLにおけるパターンモジュールへのタグ導入と、C#で記述されたアプリケーションコードライブラリを用いた明確なアクセスモデルを通じて、このユーザーエクスペリエンス上の課題に対処します。新しいモジュールタグや既存のベクタータグを含むこれらのタグは、設計側のメタデータをパターンファイルに紐付けることで、手動でのパターン編集に起因するメタデータの不整合を解消し、SSNの設定、ペイロード、およびエンドパターンのデバッグを一貫性のあるものにします。 当社のソリューションは、タグ管理に関するIG-XLの最新機能に基づいており、テストエンジニアがテストフロー全体を通じて一貫してタグを管理・検索できる「カスタムタグリポジトリ」オプションを実現しています。また、Test InsightのTDLツールがどのようにタグを挿入できるかを示します。本プレゼンテーションでは、コーディングの高速化、統合不具合の減少、診断フローの明確化、そしてSSNパターンにおけるよりスムーズなデバッグ体験といった、具体的なUXの改善を実演します。

現代のATEワークフローにおいて、テスターと被試験デバイス（DUT）間の信頼性が高く柔軟な通信を実現することは不可欠です。従来のアプローチでは、IG-XL内での統合が必要となる場合が多く、これにより複雑さが増し、開発期間が長引く可能性があります。 本プレゼンテーションでは、デバイス・インターフェース・ボード（DIB）に直接USBおよびイーサネット接続を提供する、合理化されたソリューションである「ブラインド・メイト・オーキシリアリー・コネクタ」を紹介します。これにより、被試験装置との効率的な通信が可能になるだけでなく、セットアップの負担を軽減し、システム統合を簡素化します。このソリューションにより、エンジニアはあらかじめ定義されたIG-XLフローに依存することなく、カスタムコードを使用してデバイスとやり取りすることができます。設定はUltraPortサーバーまたは標準的なノートPCを通じて行うことができ、開発やデバッグ時のセットアップを迅速化し、柔軟性を高めます。 I²CやSPIなどのシリアルプロトコルを必要とするデバイスに対しては、広く普及しているUSB-シリアル変換器を採用することで、コスト効率が高く、導入が容易なインターフェースを提供します。これにより、専用のハードウェアを必要とせずに、幅広い通信要件に対応することが可能になります。全体として、「ブラインドメイト補助コネクタ」は、接続を簡素化し、柔軟性を高め、幅広いアプリケーションにおいて信頼性の高い通信性能を維持することで、開発ワークフローを加速させます。

電気的故障解析（EFA）は、被試験デバイス（DUT）においてスキャンチェーンやクロックパスの断線を招く可能性のある欠陥を特定するために用いられる重要な手法です。従来、EFAは、自動試験装置（ATE）と、レーザー電圧イメージング（LVI）やプロービング（LVP）といった電気的故障分離（EFI）技術を組み合わせた手法に依存しており、これらは総称してLVXと呼ばれています。 この手法は、ATEが無限ループを生成できる能力と、観察のためのテストパターンの予測可能性に依存しています。 シーメンスのストリーミング・スキャン・ネットワーク（SSN）は、パターン生成において高度な機能を提供します。複雑さは増しますが、この新しいテスト対応設計（DFT）アーキテクチャは、EFAの要件をサポートするように設計された機能を備えています。 本プレゼンテーションでは、SSNアーキテクチャを活用したLVX技術の適用について詳しく解説します。Teradyne UltraFlexテストプラットフォームを使用し、実デバイス上でこの実装を実演します。本取り組みは、Siemens EDA、Nvidia NBU Israel、およびTeradyneによる共同プロジェクトであり、複雑な故障解析の課題に対する堅牢なソリューションを提示するものです。

次世代のAIコンピューティングデバイスが、より高い電力レベルとより厳しい動作マージンを要求するにつれ、デバイスの消費電力のプロファイリングと分析はますます重要になっています。電力がどこで、どのように消費されているかを正確に把握することは、デバイスの損傷を防止し、パフォーマンスを最適化し、テスト中の信頼性の高い動作を確保するために不可欠です。 本プレゼンテーションでは、HP Managementツールスイートによって実現される、強化された消費電力プロファイリングおよび分析機能をご紹介します。HP 、電圧と電流の同時計測、高速波形取得、イベント駆動型データ収集といった高度な測定機能に加え、柔軟なセンシング構成や、リアルタイムのモニタリングとフィードバックを実現するインテリジェントな電力インターフェースHP Power Managementツールスイートは、これらの機能を活用することで、既存のテストコードを変更することなく、テストプログラム全体にわたる包括的な電力プロファイリングを可能にします。 エンジニアは、コードの変更を最小限に抑えながら、実行中に電力測定をどこでどのように取得するかを指定し、設定可能なプロファイリング環境を容易に定義できます。決定論的な低速プロファイリングとイベントトリガー型の高速プロファイリングを組み合わせて、重要な条件に分析を集中させることができます。大規模なデータセットを管理するため、このソリューションには、分析や可視化に必要な主要な特性を維持しつつデータセットのサイズを縮小する自動データ処理機能が含まれています。 電力解析ツールを使用すると、エンジニアは結果をインタラクティブに調査でき、グラフ表示や表形式の表示に加え、テストフローの段階、システムイベント、測定条件などのコンテキスト情報も確認できます。また、カスタム計算や比較を適用して、時間の経過に伴うデバイスの挙動をさらに詳細に分析することも可能です。全体として、このアプローチはデバイスの消費電力を理解するための強力かつスケーラブルなフレームワークを提供し、複雑で高消費電力のAIデバイスをテストする際に、可視性の向上、デバッグの高速化、そしてより的確な意思決定を可能にします。

本プレゼンテーションでは、高度なFPGAおよびAIアクセラレータのテストを UltraFLEXplus 上でIG-XL .NET環境を活用して実行することを可能にする、重要なエンジニアリング変革を紹介します。このプラットフォームにおける初期のFPGAデバイス実装の一つとして、製造ワークフロー内での次世代テストソフトウェアアーキテクチャ導入に向けた新たな基準を確立し、カバレッジの向上、デバッグ機能の強化、そして将来のデバイスファミリーに向けた迅速な量産準備を実現します。 従来のテストプラットフォームにおけるスケーラビリティの限界を背景に、本ソリューションは最新の UltraFLEXplus アーキテクチャを採用しています。このアーキテクチャは、サイト同期タイミング、高度なDPSリソース、高ピン数計測機能を備え、2サイトから最大8サイトまでのマルチサイトテストに対応しています。このアプローチには、IG-XL .NETにおけるテストプログラムアーキテクチャの再設計に加え、Test Program Generator、Test Class Library、Pattern Generatorツールを用いたパターンおよびタイミングの再構築が含まれます。また、複数の製品世代にわたる保守性とスケーラビリティを向上させるため、モジュール化されたテストクラスが実装されています。 主な技術的課題として、マルチサイトDIBレイアウトにおける電気的・熱的バランスの管理、ソケットの対称性の最適化、および温度条件を跨いだ完全な機能的・パラメトリック相関の実現などが挙げられます。さらに、レガシーパターンの挙動を UltraFLEXplus の実行モデルとの整合、および高並列環境をサポートするためのテストプログラムの再構築に注力しています。また、本実装では、生産データフローやセキュリティフレームワークを含む既存のデータ形式やインフラストラクチャとの統合を図りつつ、並列テスト効率化技術を適用することで、マルチサイト環境におけるスケーラビリティを最大化しています。 その結果、最大8サイトでの並列テストを可能にし、デバッグ効率を向上させ、テスターのオーバーヘッドを低減するスケーラブルな製造ソリューションが実証されました。また、将来のFPGAおよびAIアクセラレータデバイスの大量生産をサポートするための、再利用可能なIG-XL .NETフレームワークも提供されます。

ETS-800 、MCMuxおよびSPMB計測器を通じて高度な多重化機能を提供し、高電圧スイッチング、接続ポイント数の増加、およびDIBベースのリレーソリューションへの依存低減を実現します。これらの計測器は、静的な構成と動的なパターンベースの動作の両方をサポートしており、エンジニアはRDSON測定、マルチノードセンシング、その他の複雑なスイッチングシナリオなどのアプリケーションにおいて、パターン実行中に多重化状態を変更することができます。 本プレゼンテーションでは、手動によるパターン作成の複雑さに対処するため、MCMuxおよびSPMBパターンの生成を自動化するソフトウェアライブラリを紹介します。従来、エンジニアはパターンステップのエンコード、32ビットデータワードの構築、および2進数から16進数への変換の検証を行う必要があり、その結果、時間がかかり、エラーが発生しやすいプロセスとなっていました。提案するソリューションでは、ユーザーがより高レベルで希望する多重化状態を定義でき、ライブラリが自動的にパターンの構築とフォーマット処理を行います。 また、このツールには検証機能が組み込まれており、視覚的なフィードバックを提供することで、パターンの正しい動作を保証し、デバッグの労力を軽減します。低レベルのパターン実装の詳細を抽象化することで、このソリューションは開発効率を向上させ、パターン作成時のエラー発生確率を低減します。さらに、このライブラリの開発は、AIを活用したワークフローを含む最新のソフトウェア技術が、エンジニアリングツールの作成を加速し、生産性を向上させる方法を示しています。 本プレゼンテーションでは、静的アプローチと比較した際の全体的なテスト時間の短縮可能性を含め、パターンベースのマルチプレクシングの利点と限界についても考察します。異なる計測器やテストシナリオにパターンベースの手法を適用する際の考慮事項についても議論します。全体として、このソリューションはパターン生成を簡素化し、手作業を削減し、開発サイクルの短縮を可能にすることで、ETS-800 における動的マルチプレクシングの実装に対し、より効率的でスケーラブルなアプローチを提供します。

大規模言語モデル（LLM）は、会話型アシスタントから、多段階のエンジニアリングタスクを計画・実行できるエージェント型システムへと進化しました。しかし、汎用AIを専門的なATE開発に応用する場合、深いドメイン知識や強制力のあるワークフロー規則がなければ、しばしば失敗に終わります。 本プレゼンテーションでは、ドメインの専門知識、標準化されたワークフロー、実行制約を再利用可能なモジュールにパッケージ化した、動的に読み込める「スキル」を用いてAIエージェントの機能を拡張する実践的なアプローチを紹介します。このアプローチにより、ATEエンジニアは、大規模なプログラミングやプロンプトエンジニアリングを必要とせずに、AIを効果的に活用できるようになります。 スキル例としては、プログラムをIG-XL環境に変換するためにガイド付きスクリプト実行を行うクロスプラットフォーム・テストプログラム変換スキル、検索拡張生成（RAG）とテンプレートベースの生成を組み合わせたC#リファレンスアーキテクチャ・テストメソッド生成器、および社内のベストプラクティスから抽出した自然言語ルールを使用して命名規則やコーディング標準を強制するVBTコードチェックスキルなどが挙げられる。 結果によると、汎用AIとドメイン固有のスキルを組み合わせることで、出力の品質を維持しつつ開発時間を短縮し、企業の知的財産保護に関する要件にも対応できることが示されています。また、このフレームワークは専門家からAIへの知識移転のための反復可能なメカニズムを構築しており、将来的には自動パターンコンパイルやDIB定義の自動化といった分野への拡張も期待されています。

透過的なマルチサイトデータ処理は、かねてよりIG-XLの特徴の一つでした。SiteGenericsにより、この機能をさらに進化させました。IG-XLへの.NET開発の統合により実現した、合理化された利用モデルと強力な新機能を導入しています。VBA環境に固有の制限を克服したSiteGenericsは、サイト、ピン、サンプルを横断したデータ処理において、一貫性があり効率的なアプローチを提供します。 本プレゼンテーションでは、SiteGenericsの設計コンセプトについて解説し、実用的な例を通じてその利点を実演するとともに、現在の機能セットについて概説します。 また、今後のIG-XLリリースで提供される機能強化の見通しについてもご紹介します。最後に、.NETを活用することでIG-XLの機能拡張の作成がいかに簡素化されるかを、最初の完全機能版SiteGenericsの実装を通じて実演します。迅速なプロトタイピングであれ、IG-XLのテストコードの拡張であれ、.NETはユーザーがカスタム機能をシームレスに追加し、イノベーションを加速させることを可能にします。

集積回路の製造において、データの正確性とプロセス管理を確保するためには、測定システムの能力評価が不可欠です。ゲージ研究、特にゲージの再現性（Repeatability）と再現実性（Reproducibility）は、測定機器やオペレーターによって生じるばらつきを評価するために広く利用されており、測定の全体的な精度や潜在的なバイアスを定量化するのに役立ちます。 本プレゼンテーションでは、広く利用されている相関分析・解析ツールであるExensioプラットフォームを用いて、ゲージR&R分析を行うための体系的なアプローチについて説明します。 この目的のためにいくつかの商用ソリューションが存在しますが、ここでは、既存のデータ分析環境内で統計的に堅牢な調査を実行するためにExensioを活用することに焦点を当てます。この方法論では、プラットフォームとの互換性を確保するためのデータ収集、準備、フォーマット設定を含め、ゲージ調査を実施するための完全なワークフローを概説します。 一貫性があり、適切に構造化されたデータセットを取得するためのベストプラクティスに重点を置き、正確かつ信頼性の高い分析を可能にします。 また、本稿では、分散に基づくアプローチや相関主導の手法など、プラットフォームがサポートする様々な分析手法についても検討します。これらの手法により、エンジニアは測定システムの性能についてより深い洞察を得ることができ、ばらつきの原因や改善の機会を特定するのに役立ちます。全体として、このアプローチにより、統一された分析フレームワーク内で測定能力を効率的に評価することが可能となり、データ品質の向上、プロセスへの信頼性の強化、そして半導体製造におけるより情報に基づいた意思決定の支援につながります。

半導体テストプログラムの複雑化が進むにつれ、開発チームは限られた期間内に高品質なソリューションを提供するというプレッシャーに直面しています。共有TestCodeライブラリによるコードの再利用は、開発を加速させ、複数のデバイスプログラム間で一貫した機能を確保するための重要な戦略となっています。しかし、これらのライブラリの品質と信頼性は、テスト全体のパフォーマンスや歩留まりに直接的な影響を及ぼします。 本プレゼンテーションでは、テストプログラム開発中にTestCodeライブラリに対してコードカバレッジ解析を実施するアプローチを紹介します。カバレッジを体系的に測定することで、エンジニアは未テストのコードパスを特定し、潜在的な欠陥のリスクを低減し、再利用可能なコンポーネントの全体的な堅牢性を向上させることができます。この手法により、ライブラリの挙動に対する可視性が向上し、本番のテストプログラムに統合する前に、チームが機能性をより徹底的に検証できるようになります。 また、プロジェクト間でより一貫性のある検証プラクティスをサポートし、デバイスの複雑さが増し続ける中でスケーラブルな開発を可能にします。全体として、コードカバレッジ解析は、品質保証の強化、共有ライブラリへの信頼性向上、デバッグ工数の削減に向けた重要な指標として機能し、最終的には高度な半導体デバイスの市場投入までの時間を短縮し、信頼性を高めることに寄与します。

AIチップが高性能コンピューティングを支え続ける中、集積密度の向上やPCIeやHBMといった複雑なIPブロックの追加により、レジスタ構成空間は急速に拡大しています。この拡大により、従来のATEベースのATPG検証手法を使用する場合、検証サイクルが大幅に長期化する恐れがあり、ブリングアップ、デバッグ、市場投入までの時間を短縮する、より効率的なワークフローが求められています。 本プレゼンテーションでは、 UltraFLEXplus プラットフォームに焦点を当て、Port Bridge検証ツールをAIチップの検証に適用した実際のプロジェクト事例をまとめます。本プレゼンテーションでは、Port Bridgeがどのように検証ワークフローを効率化し、可視化を通じてデバッグ効率を向上させ、複雑なデバイス環境における実用的なマルチポート連携をサポートするかを解説します。 議論は、 UltraFLEXplus上でスケーラブルなデバッグ環境を構築する方法について解説します。これには、日々のデバッグ効率を向上させる重要な設定手順や実証済みの手順が含まれます。次に、実際のHPCプロジェクトの要件に基づき、マルチポートサポートやリアルタイムデバッグフィードバックなど、測定可能な効率向上をもたらす、最も頻繁に使用され、かつ影響力の大きい機能に焦点を当てます。特に、任意のターゲットレジスタでのオンザフライV/Iおよび周波数測定機能に重点を置き、これによりデバッグの反復を高速化します。 最後に、Port Bridgeと従来のベクトル変換フローを比較し、検証サイクル全体におけるプロセス複雑度と総合的な効率性をデータに基づいて検証し、時間と労力がどこで削減されるかを示します。全体として、本稿は高度なHPCクラスのデバイスのデバッグおよび検証におけるPort Bridgeの実現可能性と有効性を実証するとともに、同様のAIチップ検証課題にも適用可能な、実用的で再利用可能な指針を提供します。

デバイスの複雑さが増し続けるにつれ、ATEテストプログラムの規模も拡大しており、より大規模で分散型のエンジニアリングチームが必要とされています。開発のスピードと品質を維持しつつこの複雑さを管理するため、多くの組織がテストプログラムのワークフローに自動化やCI/CDの実践を取り入れるようになっています。 本プレゼンテーションでは、GitHubとJenkinsをテストプログラム開発に統合し、より構造化されスケーラブルな開発環境を実現するための実践的なガイダンスを提供します。また、Teradyneの「DevOps for Test」フレームワークが、規模の異なるチーム間でのコラボレーション、バージョン管理、および自動検証をどのように支援するかを解説します。 主なトピックには、Jenkinsパイプラインの設計と実行、複数のジョブやワークブックにわたる単一および並列パイプラインの両方をサポートする動的エージェントの活用、そしてオンライン環境とオフライン環境のどちらでも柔軟に実行できる点が含まれます。 また、テストプログラムの品質を向上させるためのOasisツールとの統合や、カスタムソフトウェアコンポーネントをパイプラインに組み込む方法についても解説します。実際のプロジェクト経験に基づいた実証済みの戦略を紹介し、最大30名のエンジニアからなるチームを成功裏に支援しつつ、開発作業全体で効率性と一貫性を維持してきたアプローチも含まれます。全体として、本取り組みは、自動化と最新のDevOpsプラクティスが、ワークフローを合理化し、手作業を削減し、複雑な半導体テストプログラム開発の市場投入までの時間を大幅に短縮する方法を示しています。

「Teradyne DevOps for Test（D4T）」は、半導体テストプログラムの開発を効率化するために、CI/CDの原則に基づいて構築された自動化フレームワークです。ソース管理を唯一の信頼できる情報源として活用し、オフライン開発とスケジュールされたオンライン検証の両方に対して自動化されたパイプラインを起動することで、一貫した統合とテストプログラムの品質を確保します。これらのパイプラインは、ログ、パフォーマンス指標、デバイスデータなどの貴重な成果物を生成し、プログラムの信頼性と効率性を向上させるための継続的なフィードバックループを構築します。 本プレゼンテーションでは、統一されたインタラクティブなインターフェースを通じて、パイプラインの出力を実用的な知見へと変換する「D4Tダッシュボード」をご紹介します。複数のパイプライン実行からのデータを統合することで、このダッシュボードはチームがトレンドを可視化し、開発の進捗を監視し、経時的な品質メトリクスを追跡することを可能にします。本セッションでは、 UltraFLEXplus テスターエージェントからのデバイスデータをダッシュボード内で可視化する方法を実演し、全機能を利用するために必要な設定の概要を説明するとともに、開発やデバッグの意思決定を導くためにこれらの知見をどのように解釈すべきかを解説します。実行と分析のループを閉じることで、D4Tダッシュボードはフィードバックサイクルを加速させ、手作業の負担を軽減し、テストプログラムのライフサイクル全体にわたる継続的な改善を支援します。

設計や製造が複数の拠点やパートナーに分散していることが多いグローバルな半導体業界において、知的財産の保護は競争力と信頼を維持するために極めて重要です。これまでハードウェアのセキュリティには大きな注目が集まってきましたが、製造テスト環境におけるソフトウェア関連のリスクもますます重要性を増しています。テストプログラムには、セキュアなレジスタ設定、独自のアルゴリズム、デバイス固有のパターンなど、機密性の高いデータが含まれていることが多く、これらはデバッグツールや不正アクセスを通じて漏洩する可能性があります。 キャプチャされたテストパターンや製造データもまた、強力な保護を必要とする貴重な資産です。 本プレゼンテーションでは、Oasisツールセット内のIG-Secureソリューションに対する機能強化について紹介します。これは、IG-XLテストプログラムを不正アクセスから保護するために設計されたものです。本プレゼンテーションでは、多層的な保護の概要を説明し、テスト環境における一般的な脆弱性を特定するとともに、アクセス制御メカニズムや暗号化などの対策戦略に焦点を当てます。 実践的な事例を通じて、IG-XL内のC#および.NETベースの機能拡張を含む、さまざまなセキュリティレベルの実装方法について解説します。これらのアプローチにより、組織はテストライフサイクル全体を通じて機密データをより確実に保護できるようになります。 全体として、本ソリューションは、より強力な知的財産（IP）保護、セキュリティ要件へのコンプライアンス強化、および分散型製造環境全体におけるテストプログラムの安全な展開に対する信頼性の向上を支援します。

テラダインのCISテスターは、「Image Data Processing Library（IDPLib）」を通じてコアとなる画像およびデータ処理機能を提供し、イメージセンサーのテストにおいて高速かつ効率的な演算を実現します。IDPLibには、画像フィルタリングや画像間演算など、一般的に使用される機能が含まれており、すべての処理はテスターのDSP PC上で実行されます。 しかし、IDPLibには、独自アルゴリズムや高度に専門化されたアルゴリズムを扱う際に制限があります。これは、ユーザーがDSP上で実行される中間処理ステップを変更できないためです。 その結果、カスタム実装ではVBAを使用したピクセル単位の計算に頼ることが多く、データ処理の非効率性により、重大なパフォーマンスのボトルネックが発生し、テスト全体の所要時間が長くなる可能性があります。 本プレゼンテーションでは、アドインDLLを活用して、より安全かつ効率的に複雑な画像処理を実行する代替アプローチを紹介します。コンパイルされたC++環境で関数を実装することで、特に大規模なデータセットや計算負荷の高いアルゴリズムを扱う際に、パフォーマンスとスケーラビリティの向上が図れます。 また、このアプローチでは、アクセス違反やメモリリークといった潜在的なメモリリスクを含む、DLLベースのソリューション利用における重要な考慮事項に対処するとともに、テスト環境内での安全な統合に向けたベストプラクティスを概説します。全体として、この手法は実行速度の向上、カスタムアルゴリズムに対する柔軟性の拡大、および高度なCISテストアプリケーションのパフォーマンス向上を実現し、画像処理ワークフローを強化するための実用的なフレームワークを提供します。

IG-XLへのC# .NETの導入により、構造化されたユニットテストなど、最新のソフトウェア開発手法を半導体テストプログラムに適用する新たな機会が生まれています。ハードウェアに依存しないテスト手法を確立することは、コード品質の向上、開発の加速、そして限られたテストリソースへの依存度低減のために不可欠です。 本プレゼンテーションでは、.NET用TestHarnessライブラリを使用してIG-XL環境でユニットテストを構築するための実践的な手法を紹介します。このライブラリを使用することで、IG-XLのフルインストールを必要とせずにテストを実行できます。テストの構成にはMSTestを、依存関係のシミュレーションにはMoqを、そして現実的なIG-XLの挙動の再現にはTestHarnessを組み合わせることで、エンジニアはマルチサイトシナリオをサポートする、信頼性が高く再現性のあるテストフレームワークを構築できます。 各テストがクリーンで制御された状態から開始されることを保証し、再現性を向上させ、ばらつきを最小限に抑えるため、一貫したセットアップパターンが紹介されます。また、複数の入力条件の検証、ハードウェア抽象化レイヤーとの相互作用の確認、エッジケースや障害条件をテストするためのシミュレートされた応答の設定など、IG-XL開発に関連する一般的なユニットテストパターンについても解説します。 このアプローチにより、マルチサイト実行ロジックの早期検証が可能となり、エンジニアはハードウェアへのデプロイ前に問題を検出できるため、統合リスク全体を低減できます。全体として、この方法論は、問題が発生した際にそれを明確に特定できる、高速で可読性が高く、保守性の高いテストの作成を促進します。これにより、チームはコードに対する信頼を築き、デバッグを効率化し、IG-XLテストプログラムの開発を加速させると同時に、本番環境へのデプロイ時の予期せぬ問題を最小限に抑えることができます。

IG-XLテストプログラムのフローはますます複雑化しており、開発やデバッグの過程で、エンジニアが実行パスを迅速に把握したり、特定の状態にどのように到達するかを判断したりすることが困難になっています。この複雑さは、大規模または複雑なプログラムを扱う際に、デバッグサイクルの長期化、効率の低下、そしてフラストレーションの増大につながる可能性があります。 本プレゼンテーションでは、IG-XLテストプログラムのフローのナビゲーションとデバッグを簡素化するために設計された、プロセス外ユーティリティである「Flow Visualizer and Debugger Tool」を紹介します。 本ツールはプログラムロジックをグラフィカルに表現し、エンジニアが既存のワークフローを中断することなく、実行パスを可視化し、フローの挙動をより深く理解できるようにします。 ブレークポイント制御やリアルタイムデータ検査などの機能を通じてテストプログラムとの直感的な操作を可能にし、エンジニアが実行をステップごとに追跡し、フロー内の分岐点を把握するのを支援します。 最新のインターフェースにより、プログラムの構造や動作を効率的に調査でき、複雑なロジックの可視性が向上します。デバッグプロセスを合理化し、プログラムフローの解釈を容易にすることで、このツールは問題解決までの時間を短縮し、経験の浅いエンジニアからベテランまで、あらゆるエンジニアの生産性を向上させます。全体として、このソリューションはより効率的でユーザーフレンドリーなデバッグ手法を確立し、開発ワークフローを改善するとともに、より高品質なテストプログラムの提供を支援します。

IG-XLテストプログラムに関する顧客からのデバッグ依頼に対応する際、必要なデータが容易に入手できないと、対応が困難になることがあります。テストプログラム自体は通常、共有しやすいものですが、関連するパターンファイルには機密性の高い知的財産が含まれていることが多く、またファイルサイズが膨大で、個々のパターンファイルが1GBを超えることもあれば、データセット全体で数十ギガバイトに達することもあります。こうした制約により、問題の再現が遅れ、不具合の診断や解決に要する時間が長引く可能性があります。 本プレゼンテーションでは、元のパターンデータへのアクセスを必要とせずに、テストプログラムのデバッグを効率的に行うためのツールを紹介します。このソリューションは、テストプログラムを自動的に解析して、パターン名、ラベル構造、モジュール関連付け、DSSC設定などの重要なパターン情報を抽出し、最小限のパターン行で構成される対応する軽量なプレースホルダーパターンを生成します。元のテストプログラムとの構造的互換性を維持した最小限のダミーパターンを作成することで、このツールは、専有データを公開したり大容量ファイルを転送したりすることなく、エンジニアがプログラムフローを実行・検証することを可能にします。 これにより、問題の再現が迅速化され、デバッグプロセスが加速されます。このアプローチにより、顧客から提供されるパターンデータへの依存度が大幅に低減され、対応速度が向上し、より効率的なサポートワークフローが実現します。全体として、本ソリューションはデータへのアクセスや転送に関する制約を克服するための実用的な手法を提供し、エンジニアが知的財産の制約を遵守しつつ、より迅速かつ効果的なデバッグサポートを提供できるようにします。

現代のATEワークフローでは、ATE環境外で開発されたプロトコルレベルのデバッグおよび検証スクリプトへの依存度が高まっています。これには、Python、C、C++、さらには.NETなどが含まれます。しかし、これらの既存のスクリプトをATEプラットフォームで活用するには、通常、ATEのソフトウェア呼び出しに移植するための多大な変換作業が必要となります。 本プレゼンテーションでは、PortBridge API用の新しいリモートプロキシを通じた、リモートプロトコルプログラミングの新たな手法を紹介します。これにより、開発者は、手間がかかりエラーが発生しやすい移植作業を行うことなく、既存のスクリプトをATE上で直接再利用できるようになります。 PortBridgeは通常、IG-XL内でC# .NETライブラリとして動作します。 当社のソリューションは、.NET Framework、.NET Core、Python、およびC++向けのリモートプロキシを提供することで、この機能を拡張します。これらのプロキシは、テスター上でインプロセスで実行されているPortBridgeにプロトコルコマンドを転送し、システムがIG-XL内でアイドル状態のままである間も、外部プログラムが実際のハードウェアとのやり取りを制御できるようにします。このアプローチにより、エンジニアはPythonスクリプト、C++実行ファイル、またはその他の言語固有のツールをリモートで実行し、デバイス上で直接プロトコルトランザクションを記録およびデバッグすることができます。

デバイスの複雑化に伴い、デジタル、DC、RFの各計測器において、テスト中に取得されるリアルタイムデータの量は増え続けています。複数のピンやサイトにわたるこのデータを効率的に処理することは、現代のテストプログラムにおいて性能と拡張性を維持するために不可欠です。 本プレゼンテーションでは、IG.NETに新たに追加されたDSPメソッド属性「RunDspType.Site」および「RunDspType.PinSite」を紹介します。これらは、複数のサイトやピンにわたって取得されたデータのリアルタイム並列処理を可能にします。これらの属性により、DSP-PC環境内でハードウェアから生成される大規模なデータストリームをより構造化され、効率的な方法で処理できるようになります。取得されたデータは、サイトレベルまたはピンサイトレベルでの測定値を表現する柔軟なデータモデルを用いて管理されます。 これらのデータ構造は、サイトまたはピンサイトごとのグループ化に基づいてより小さなブロックに分割され、複数の処理コアに分散されるため、DSPサブシステムは高度な並列性を実現し、全体的な処理効率を向上させることができます。 このアプローチは、多次元データを扱うための一貫したフレームワークを提供することで実装を簡素化し、複雑なカスタムロジックの必要性を低減します。また、コードの可読性、保守性、再利用性を向上させ、エンジニアがよりスケーラブルで効率的なテストソリューションを開発できるようにします。 DC、デジタル、RFアプリケーションにおける実例を紹介し、これらの手法がどのようにデータ処理ワークフローを合理化し、実行パフォーマンスを向上させるかを示します。全体として、この機能はIG-XLにおけるリアルタイムデータ処理の効率を高め、データ集約度が高まるテスト環境において、より高速な処理、よりクリーンなコード構造、そしてよりスケーラブルなソリューションを実現します。

現代の半導体デバイスでは、適応性が高く応答性重視のパターン実行がますます求められているにもかかわらず、多くの従来のパターン生成フローは、単純なサイクル繰り返し構造にとどまっている。こうした制約により、開発チームは高度な UltraFLEXplus の機能（マルチビット・マッチループや動的分岐など）を十分に活用できず、その結果、立ち上げの遅延やデバッグサイクルの非効率化を招いています。この課題を解決するため、これらの高度な機能をサポートし、ワークフローを近代化するための強化された社内パターン生成ツールが開発されました。 本プレゼンテーションでは、このアップグレードされたツールが、従来のパターンを分析し、DUTに依存するタイミング領域を特定し、それらをデバイスの動作に動的に応答する最適化されたマルチビット・マッチ・ループ構造に変換する仕組みについて解説します。このアプローチにより、不要なサイクルが削減され、手動による介入が最小限に抑えられ、 UltraFLEXplus の実行に適合した、よりクリーンで効率的なパターンを生成します。 また、DUTの応答が変動する状況下での分岐条件の処理や、タイムアウトおよびフォールバックロジックを統合しつつ、読みやすく実運用可能な出力を維持することなど、主要な課題についても議論します。これらの課題に対処することは、信頼性が高く、ハードウェアを意識したパターン生成を確保するために不可欠でした。全体として、このソリューションは、高度な UltraFLEXplus の高度な機能を内部ツールチェーンに効果的に統合し、テストワークフローの近代化と増大するデバイスの複雑性への対応を実現する実用的なフレームワークを提供できることを実証しています。

テストプログラムの開発では、最終的な検証のためにハードウェア上での実行が必要となる場合が多く、プロセスの後半で問題が見つかった場合、スケジュールに大きなプレッシャーがかかることがあります。さらに、すべてのテストフローパスを網羅することは困難であり、プログラム全体の品質に影響を及ぼす可能性があります。現実的なオフラインテストを可能にすることで、シリコンが利用可能になる前に、より徹底した検証を行うことができ、生産性を大幅に向上させることができます。 本プレゼンテーションでは、 UltraFLEXplus プラットフォーム上の「Virtual Runtime Engine」を紹介します。これは、オンラインでの動作を正確に反映した実データまたはシミュレーションデータを使用して、テストプログラムをオフラインで実行することを可能にするものです。この機能により、エンジニアはハードウェアへの即時アクセスを必要とせずに、テスト手法やフローロジックを検証できます。このソリューションは、実際のプログラム実行の記録や、アプリケーションインターフェースを通じたプログラムによるデータ生成など、レスポンスデータを生成するための複数の方法をサポートしています。この柔軟性により、エンジニアは開発中に幅広いテスト条件やエッジケースをシミュレートすることが可能になります。 より包括的なオフライン検証を可能にすることで、このアプローチは開発後期における問題を低減し、プログラムのカバレッジを向上させ、開発サイクルを加速させます。全体として、Virtual Runtime Engineはテストプログラムの品質を向上させると同時に、限られたハードウェアリソースへの依存度を低減し、チームがより厳しいスケジュールの中で、より堅牢で信頼性の高いテストソリューションを提供できるよう支援します。

IG-Correlateは、導入以来、Oasisの開発チームと主要ユーザーコミュニティとの継続的な連携を通じて進化を続けてきました。ツールが成熟するにつれ、テストエンジニアリングのワークフローにおけるその活用範囲は大幅に拡大しています。 本プレゼンテーションでは、IG-Correlateの機能概要を紹介するとともに、日々のテストエンジニアリング活動におけるその価値を実証する代表的なユースケースを解説します。これには、テストプログラムデータの整形・分析を行う構造化レポートの生成、DevOpsパイプラインとの連携によるテストプログラム評価の自動化、インタラクティブな可視化機能を活用したプログラム全体の健全性評価などが含まれます。 また、これらのユースケースを既存のワークフローにどのように実装できるかについても解説します。これにより、チームは開発および検証プロセス全体において、効率性、一貫性、可視性を向上させることが可能になります。ユーザー主導の機能強化と開発努力を通じてIG-Correlateが進化し続けるにつれ、相関分析前のプロセスはさらに効率化され、テストエンジニアリングのエコシステムにおける主要ツールとしての役割を強化していきます。

GitHub Copilotはソフトウェア開発の加速にますます活用されていますが、一貫した成果を上げるには、単にツールを有効化するだけでは不十分です。本プレゼンテーションでは、実践的な経験と体系的な実験から得られた実用的な知見を共有し、コードの品質と一貫性を維持しつつ、Copilotを最新の開発ワークフローに効果的に統合する方法に焦点を当てます。 本講演では、Visual Studio Codeやクラウドベースのワークスペースなど、一般的な開発環境におけるCopilotの設定方法と活用方法、および開発者が明確かつ構造化されたコンテキストを提供することで成果を向上させる方法について解説します。また、説明的なコメントの記述や、高レベルでの意図の定義といったテクニックを紹介し、単純なスニペットから完全な関数やクラスの実装に至るまで、機能的なコードを生成するためにCopilotを導く方法を示します。 コード生成に加え、本プレゼンテーションではリファクタリング、デバッグ、コード理解における実用的なユースケースに焦点を当てます。データ処理、自動化、DevOpsワークフローといった一般的な領域において、Copilotが問題の特定、可読性の向上、開発の加速をどのように支援できるかを実演します。また、プロジェクトの標準や個々のコーディングスタイルに合わせてCopilotの動作をカスタマイズするための戦略についても探求します。 再利用可能なプロンプトテンプレートや永続的な指示ファイルといったアプローチについて議論し、これらが一貫性の向上、反復的な入力の削減、およびツールを望ましいコーディングパターンへと導く方法として紹介されます。 最後に、開発基準の維持、貢献者間での出力の一貫性の確保、スピードと適切なコードレビューのバランスを取る方法など、チームでの導入に向けたベストプラクティスを紹介します。全体として、本プレゼンテーションは、AI支援コーディングを日常のワークフローに統合するための実践的なフレームワークを提供し、開発者が実世界のエンジニアリング環境において、高品質で保守性の高いソフトウェアを維持しつつ生産性を向上させることを可能にします。

超広帯域（UWB）アプリケーション向けのテストプログラム開発はますます複雑化しており、よりスケーラブルで保守性が高く、効率的なソフトウェアアプローチが求められています。レガシーのテストプログラムを最新のプログラミング環境へ移行することで、開発の生産性と長期的な保守性を大幅に向上させることができます。 本プレゼンテーションでは、IG-XL 11 を使用して UWB テストプログラムを VBT から C# .NET へ変換するプロセスについて解説し、最新のオブジェクト指向プログラミングフレームワークを採用することの利点を強調します。この移行により、既存および新規のライブラリとの統合を通じてコードの再利用性が向上し、デバッグ効率が改善されるほか、可読性が高く構造化されたコード設計によってスケーラビリティも向上します。これらの利点は、開発工数の削減や、複雑なテストソリューションの本番環境への迅速な導入につながります。 本講演では、連続波および変調RF測定を含む、デジタル、アナログ、RFテストコンポーネントの変換について解説します。テストケースの例としては、連続波形の生成・キャプチャ、変調波形の生成・キャプチャ、送信機出力、変調精度、スペクトルマスクなどが挙げられます。また、変換プロセスでは、新しいアーキテクチャ内での高度なDSPルーチンの統合についても取り上げます。 このテスト実装では、RF、デジタル、アナログのリソースを含む幅広い計測器を活用し、変換されたプログラムが完全なテスト環境内でどのように動作するかを実証しています。全体として、C# .NET への移行は、高度な UWB テストプログラムの開発および保守のための堅牢なフレームワークを提供し、コード品質の向上、デバッグ時間の短縮、そして複雑なデバイスの生産開始までの期間の短縮を実現します。

シリコンの立ち上げを迅速化することは、開発リスクを低減し、厳しい市場投入スケジュールを達成するために不可欠です。従来のワークフローでは、ベンチデバッグと量産テスト環境が分離されていることが多く、エンジニアがパッケージ化されたデバイスを待ったり、ツールやプラットフォーム間の移行を行ったりする間に遅延が生じがちです。 本プレゼンテーションでは、PortBridgeとLauterbach Trace32ツールを統合することで、自動試験装置（ATE）上で直接、早期のコアレベルデバッグを可能にするアプローチを紹介します。このソリューションは、設計検証と量産テストの間のギャップを埋めるものであり、エンジニアは最終的なパッケージングを待つことなく、ウェハーレベルで慣れ親しんだデバッグワークフローを適用できるようになります。 このアプローチの主な利点は、ベンチ環境とATE環境の両方で既存のデバッグ手法やツールを再利用できる点にあり、ワークフローの一貫性を高め、統合作業の負担を軽減します。本システムは、Trace32ベースの記録機能による効率的なパターン生成を可能にする一方で、共有された統一されたデバッグ環境を通じて、設計、ソフトウェア、テストの各エンジニアリングチーム間の連携を支援します。本講演では、この統合によりデバイスコアとのリアルタイムな相互作用が可能になり、異なるプラットフォーム間での複数の検証サイクルが不要になることで、ブリングアップ作業がどのように効率化されるかを解説します。 その結果、シリコン開発の初期段階における問題の特定と解決が迅速化されます。実運用事例では、ブリングアップ時間の大幅な短縮を含む開発効率の顕著な向上が実証されており、実稼働環境における本アプローチの有効性が裏付けられています。全体として、この手法はデバッグサイクルを短縮し、チーム間の連携を強化し、シリコン検証を加速させることで、継続的な機能強化や将来のデバイスアーキテクチャへの柔軟性を維持しつつ、製品開発の迅速化を実現します。

半導体テスト用のデバイス・インターフェース・ボード（DIB）の設計は、複雑かつ時間のかかるプロセスであり、エンジニアは電気的、タイミング、および配線上の制約を満たしつつ、数百ものデバイス・ピンを適切なテスト機器にマッピングする必要があります。このプロセスでは、反復的な意思決定や手作業による最適化が頻繁に行われるため、開発期間の長期化や設計ミスのリスク増大につながりがちです。 本プレゼンテーションでは、ETS-800 UltraFLEXplus プラットフォームにおけるアナログおよびデジタルデバイス・テスト向けのDIB設計におけるリソース配分を最適化する、機械学習ベースのアプローチを紹介します。このソリューションは、設計プロセスの主要なステップを自動化する構造化されたフレームワークを活用し、手動による反復作業への依存を低減します。この手法は2段階のワークフローで構成されています。第1段階では、ドメインの専門知識とヒューリスティック評価に基づいたスコアリングシステムを用いた、インテリジェントな計測器の選定に焦点を当てます。 第2段階では、リソースを意識したチャネル割り当てを行い、設計制約を満たしつつ利用可能なハードウェアを効率的に活用します。機械学習技術と専門家主導のルールを組み合わせることで、このフレームワークは意思決定の一貫性を高め、設計プロセスを加速させます。これにより、信号とリソースのより正確なマッピングが可能になり、コストのかかる基板の修正につながる設計上の非効率性が生じる可能性を低減します。 このアプローチによる結果では、開発時間の大幅な短縮が実証されており、従来は数日かかっていたプロセスが、わずか数時間で完了できるようになりました。さらに、改良された割り当て戦略により、設計品質全体が向上し、より効率的なテスト実行が可能になります。全体として、このソリューションは、DIB設計ワークフローの近代化、生産性の向上、そしてますます複雑化する半導体デバイス向けのテストソリューションの迅速な展開を実現するための、スケーラブルかつ実用的なフレームワークを提供します。

半導体製造において、トリミングとは、目標仕様を満たすようトリムコードをプログラムすることで、デバイスの内部パラメータを調整する重要なプロセスです。この工程は、プロセスばらつきを補正し、デバイスの性能を一定に保つ役割を果たします。しかし、複数の製造拠点にわたり効率的なトリミングルーチンを導入するには、精度と全体的なテスト時間の両面で課題があります。 本発表では、柔軟性、拡張性、および多様なテストアプリケーションへの統合の容易さを重視して設計された汎用トリミングフレームワークを紹介します。このソリューションは、ユーザー定義の範囲内で最適なトリム反復回数を決定し、最も正確なトリムコードを特定する効率的な二分探索アプローチに基づいています。 このアルゴリズムは、各アクティブなサイトにおける測定結果に基づいて検索範囲を動的に調整し、定義された基準を満たしたサイトはプロセスから除外します。 この適応型アプローチにより、不要な反復を最小限に抑えつつ、すべてのサイトを並行して処理することが可能となり、テスト効率が大幅に向上します。このフレームワークは、再利用可能なモジュールとして実装されており、複数の計測器に展開できるほか、プロトコル対応環境やPortBridgeベースの環境を含む、さまざまなテスト手法と統合可能です。全体として、このアプローチはトリミング精度を向上させ、テスト時間を短縮し、大量生産を行う半導体製造向けにスケーラブルなソリューションを提供することで、幅広いアプリケーションにおいて、より効率的かつ一貫性のあるデバイスキャリブレーションを実現します。

テラダインの多様なソフトウェアエコシステムを管理することは、テストエンジニアや管理者にとって大きな課題となっています。重要なツールがeKnowledge全体に分散しているため、ユーザーはバージョンの依存関係、互換性の要件、およびツールの発見における障壁といった複雑な問題に直面しています。この複雑さは、複数のIGXLバージョンをサポートする場合にさらに増大します。各バージョンには特定のツールバージョンの整合性が求められるため、管理上の負担が増大し、設定ミスが発生する可能性も高まります。 テラダインの集中型設定プラットフォームは、統一されたソフトウェア管理を通じて、こうした複雑さを解消するように設計されています。 当社のソリューションは、エコシステム全体でのバージョン互換性を維持しつつ、すべてのテラダイン製ツールの検出、インストール、管理を行うための単一のインターフェースを提供します。このプラットフォームは、ユーザーのワークフローやインストール済みの構成に基づいて関連ツールを提案するインテリジェントなレコメンデーションエンジンを備えており、エンジニアが通常は見落としがちな生産性向上に役立つユーティリティを発見できるよう支援します。 拡張可能なプラグインアーキテクチャに基づいて構築されたこのプラットフォームは、カスタムツールやサードパーティ製ユーティリティのシームレスな統合を可能にし、組織が集中管理を維持しながらソフトウェア環境をカスタマイズできるようにします。 各ツールは稼働状況を配信することで、システムの健全性をリアルタイムで監視できます。エアギャップ環境向けに、本プラットフォームにはエンタープライズ展開機能が含まれており、IT管理者はセキュリティプロトコルを遵守しつつ、厳選されたツールパッケージや更新プログラムを配布できます。この包括的なアプローチにより、ソフトウェア管理は、断片的で時間のかかるプロセスから、エンジニアリングの生産性を最大化し、設定関連のダウンタイムを削減する効率的なワークフローへと変革されます。

半導体テスト業務では、ますます多様なデータセットが生成されるようになっていますが、これらのデータソースの多くは標準テストデータ形式（STDF）に準拠していません。PDF ExensioはSTDFに対する強力なネイティブサポートを備えていますが、多くの顧客は依然として、レガシーなフローや運用要件に基づいて、独自のASCIIベースのデータログを生成しています。こうした非標準のフォーマットは、データの取り込みを遅らせ、一貫した取り込みやスケーラブルな分析の妨げとなる可能性があります。 本プレゼンテーションでは、顧客固有のASCIIデータログを、PDF Exensioのインポートワークフローと互換性のある構造に変換するための効率的な手法を紹介します。このアプローチは、必要な実行コンテキストとメタデータを準備する自動化された前処理ステップから始まります。その後、Exensioの構成可能なインポートツールを使用して、テスト名、テスト番号、サイト情報、パラメトリック結果などの主要フィールドをマッピングします。 一度定義されたデータ定義設定は保存して再利用可能であり、これにより、同じ形式の将来のデータログを最小限の追加作業で取り込むことが可能になります。非STDF ASCIIデータログの反復的な取り込みを可能にすることで、このアプローチはエンジニアリングのオーバーヘッドを削減し、分析までの時間を短縮するとともに、顧客が定義した幅広いデータログ形式に対応する柔軟な分析プラットフォームとして、PDF Exensioの有用性を拡大します。

デバイスの正確な試験は、常に最優先事項です。しかし、精度が確保されれば、焦点は試験時間の短縮へと移ります。試験精度に影響を与える要因を理解することは、試験時間を短縮する方法を見出すことにもつながります。 EVMテストの精度は、ゲイン、FS、IF値などの計測器パラメータを含む様々な設定によって影響を受けます。見過ごされがちな設定の一つが、変調密度、すなわちQAMレベルです。信号対雑音比（SNR）が低下する低電力などの厳しい条件下では、4096 QAMのような高次QAMを使用すると、EVM測定値が不正確になることがよくあります。 本プレゼンテーションでは、現在の条件下でデバイスをテストするために適切な波形を選択する方法について解説します。変調帯域幅に基づいて適切なサンプリングレートと中間周波数（IF）を選択する方法、コンステレーション図を評価してEVM性能低下の原因を特定する方法、そして最後にテスト時間を短縮するための実践的な手法について説明します。 逆に、同じ条件下で16QAMのような低次QAMを採用すれば、依然として正確な結果が得られます。精度が確保された後、ユーザーは様々なテスト時間短縮手法が測定精度に影響を与えるかどうかを評価できます。テスト時間を短縮する最も効果的な方法は、処理されるサンプル数を減らすことであり、これはテストの時間的要素を制限したり、サンプリングレートを下げたりすることで実現できます。 変調テスト時間を最適化した後、テスト時間を短縮するための最終的な検討事項は、プログラムフローの合理化とDSPコンピュータの効率的な活用である。精度を最優先にすることでテスト結果への信頼性が築かれ、テスト時間を短縮するための論理的なアプローチが可能となる。最終的には、可能な限り高い歩留まり精度を維持しつつテスト期間を短縮することで、コスト削減につながる。

Wi-Fi 7 や LTE などの次世代ワイヤレスデバイスのテストでは、生産環境において高いスループットを維持しつつ、増大する RF の複雑性を管理するための高度な手法が求められます。正確な測定性能を確保しつつ、テスト全体の所要時間を短縮することは、大量生産における重要な課題です。 本プレゼンテーションでは、複数のRFリソースを備えたx16 DIB構成を採用したUltraFLEXplus 上での、Wi-Fi 7およびLTEテストソリューションの開発と最適化について解説します。本取り組みは、高度な変調方式や広帯域要件に対応しつつ、高い測定精度を維持しながら効率を向上させることに重点を置いています。対処すべき主な課題としては、テスト時間の短縮や、広帯域動作や高次変調性能といった重要なRFパラメータの検証などが挙げられます。 これらの要件を満たすため、テスト実行とプログラム設定の両方を効率化するためのカスタマイズされたRFライブラリが開発され、複雑な測定ルーチンのより効率的な処理が可能になりました。また、本発表では、過酷な条件下での性能を検証するための専用テスト構成の活用を含め、信号品質の評価手法についても解説します。DIB設計に関する考慮事項やRF計測機器で遭遇した制限など、本プロジェクトから得られた知見を共有し、将来の実装に向けた実践的な指針を提供します。 測定結果からは、テストフロー全体において効率と並列処理性能の両面で大幅な向上が確認され、高いスループットと一貫性を維持しつつ、テスト時間を著しく短縮できたことが示されています。全体として、このアプローチは先進的なワイヤレスデバイス向けの拡張性が高く最適化されたテストソリューションを提供し、新興の通信技術の効率的な生産テストを支援します。

現代の電子デバイスに対する試験要件はますます複雑化しており、より高い測定精度、チャネル密度の向上、そして高度なデバイスアーキテクチャへの対応が求められています。高電圧試験環境において性能と効率を維持するためには、こうした進化するニーズに対応することが不可欠です。 本プレゼンテーションでは、これらの要件を満たしつつ、テスト全体の効率を向上させるよう設計された高電圧計測器「UVI96」をご紹介します。UVI264を基盤として開発されたUVI96は、統合された高電圧チャネル、時間測定ユニット、差動電圧測定機能、および高精度基準電源を備えたフローティング・アーキテクチャを採用しており、要求の厳しいアプリケーションに対応します。 本講演では、本計測器の主要な機能ブロックと、システム内でのその役割について詳細に解説します。また、広範囲の電圧領域での動作を可能にするフローティング・アーキテクチャの実装について説明し、安定した正確な測定を確保するために、この環境下での電流の管理およびバランス調整に関する戦略を概説します。 このアーキテクチャが実際の高電圧試験シナリオをどのようにサポートするかを示すために、適用例が提示され、精度、柔軟性、およびシステム効率の向上が強調されています。全体として、UVI96は高度な高電圧試験のためのスケーラブルなソリューションを提供し、エンジニアが生産環境において精度と性能を維持しつつ、ますます複雑化するデバイスの要件に対応できるようにします。

自動車用ミリ波レーダーは、先進運転支援システム（ADAS）における主要なセンシング技術となっており、周波数変調連続波（FMCW）信号を用いて、対象物までの距離、速度、角度を正確に測定しています。こうしたシステムが量産段階に移行するにつれ、FMCWの性能検証には大きな技術的課題が伴います。 スイープ帯域幅、周波数勾配、チャープ周期時間、積分非線形性といった重要なチャープパラメータは、レーダーの精度とシステムの信頼性に直接影響を与えます。同時に、ミリ波周波数帯での動作には、正確な周波数変換と校正、高速なデータ取得による迅速なチャープ取得のサポート、そして正確な測定を保証するための厳密なタイミング同期が求められます。 本プレゼンテーションでは、 UltraFLEXplus プラットフォームを基盤とし、UltraWave24GおよびDX81計測器を活用した包括的なFMCWテストソリューションを紹介します。このアプローチは、ハードウェアアーキテクチャからソフトウェア実装に至るまでの完全なテストワークフローを網羅しています。IG-XLソフトウェアと組み込みDSP処理を活用し、システムはダウンコンバートされたFMCWチャープ信号を捕捉し、デジタルIQ復調を行い、周波数変調プロファイルを再構築して主要な性能指標を抽出します。 本稿では、これらの技術により、量産環境に適した効率性を維持しつつ、スイープ帯域幅、周波数スロープ、および積分非線形性を正確に測定できることを示します。検証結果からは、本ソリューションの安定性、拡張性、再現性が明らかになり、大量生産における高性能ミリ波レーダーのテストを支援する能力が実証されています。

MicroLED技術は、その電力効率、輝度、無機材料ソリューションとしての堅牢性、そして拡張現実（AR）や仮想現実（VR）といった新興アプリケーションにおける拡張性といった利点から、ますます注目を集めています。この技術は次世代ディスプレイシステムの重要な基盤となりつつあるほか、レーザーベースのソリューションに比べて統合が容易であることから、短距離データ通信分野でも関心を集めています。 こうした利点があるにもかかわらず、MicroLEDデバイスのテストには大きな課題が伴います。この技術はまだ成熟段階にあり、ウェハーあたりの発光素子密度が高いため、測定やデータ処理が極めて複雑になっています。ARやVRなどの用途では、導波路への光結合効率が低いことや、人間の視覚的知覚を反映した形で性能を評価する必要があることなど、さらなる課題が生じています。 本プレゼンテーションでは、MicroLEDのテストに関連する主要な課題を探り、これらの制限を克服するための現在のアプローチを検討します。 本発表では、膨大なデバイス数の管理、測定の一貫性向上、および電気的・光学的性能の両方を正確に捕捉するためのテスト手法の適応に関する戦略について論じます。また、スループット、再現性、および歩留まりの最適化が極めて重要となる量産体制を支援するための、テストソリューションのスケールアップに関する考慮事項についても重点的に取り上げます。全体として、本研究はMicroLED技術の進化するテスト要件に関する洞察を提供するとともに、この技術が新興技術から成熟した大量生産技術へと移行するのを支援する実践的なアプローチを概説します。

SiC、MOSFET、IGBTなどのパワーデバイスのACスイッチング試験は、スイッチング速度や電力損失を含む動的性能を評価するために不可欠です。しかし、これらの試験は、特にデバイスの限界付近や不整合な条件下で動作させる場合、本質的に高いリスクを伴います。このような状況では、過電流やラッチアップ現象が発生し、デバイスの損傷や完全な故障につながる可能性があります。 本プレゼンテーションでは、ACスイッチング試験中の過電流による故障という課題に取り組み、試験の安全性と信頼性を向上させるために設計された保護手法を紹介します。まず、ラッチアップの根本的なメカニズムを検証し、高負荷試験中に破壊的な事象を引き起こす可能性のある条件を特定します。この分析に基づき、試験システム内の重要な安全対策として、過電流保護回路を提案します。 この回路は電流状態をリアルタイムで監視し、異常状態では駆動信号を遮断することでデバイスを即座に無効化し、事態のさらなる悪化を防ぎ、デバイスを損傷から保護します。 検出感度、応答タイミング、高速過渡条件下での信頼性の高い動作を確保するための試験環境との統合など、主要な設計上の考慮事項について論じている。実験結果により、提案された保護手法が過電流事象を正確に検出し、壊滅的な故障を防ぐのに十分な速さで応答できることが実証された。全体として、このソリューションにより、より安全で堅牢なACスイッチング試験が可能となり、エンジニアはリスクを低減しながら過酷な条件下でのデバイス性能を評価できるようになる。これにより、試験の信頼性が向上し、特性評価および量産試験において高価なデバイスを保護することができる。

半導体製造において、デバイスのスイッチング性能や信頼性を評価するには、正確な静電容量および抵抗の測定が不可欠です。ウェハーレベルでは、入力静電容量やゲート抵抗などのパラメータは特に影響を受けやすいため、大量生産を支えるためには、高精度かつ効率的な測定技術が求められます。 本発表では、大口径ウェーハにおける入力容量およびゲート抵抗の並列測定技術の開発と最適化について述べる。従来の直列測定手法では、テスト時間が長くなる傾向があり、全体的な生産性やスループットを制限していた。 この課題に対処するため、測定精度を維持しつつ効率を向上させるべく、複数のLCR測定器を用いた並列測定構成を実装した。このアプローチにより、複数のチャネルにわたる同時データ取得が可能となり、総測定時間を大幅に短縮できる。 さらに、大型ウェーハ上で安定したゲート抵抗測定を実現する方法についても検討し、再現性が高く信頼できる結果を確保するための校正戦略や接地技術に焦点を当てています。その結果は、ウェーハレベルの静電容量および抵抗測定において、性能と効率の両方を向上させる実用的な解決策を示しています。全体として、本研究は精度を維持しつつテストスループットを向上させるスケーラブルなアプローチを提供し、大量生産を行う半導体製造環境にとって貴重な指針となります。

電力およびディスクリート用途向けの従来のハードウェアアーキテクチャは、多くの場合、集中型のPCB設計に依存しており、周辺モジュールは主に補助的な回路ブロックとして機能します。このアプローチは効果的ではありますが、スケーラビリティ、統合の複雑さ、および単一障害点に関連する制約が生じる可能性があります。 本プレゼンテーションでは、各モジュール内に独立した制御機能を組み込み、標準化されたインターフェースを介してそれらを接続することで、このモデルを再定義する分散型ハードウェアアーキテクチャを紹介します。この構造により、柔軟なスタック構成、スケーラブルなシステム構成、およびモジュール性の向上が可能となり、集中型設計に伴う多くの制約を解消します。このアプローチの重要な要素は、フローティング電源ドメイン内で動作するモジュラーコントローラの開発であり、これにより、グランド参照型設計で一般的に見られるノイズ関連の課題に対する絶縁性の向上と軽減が可能になります。 これにより、中央基板を経由する共有制御経路が不要となり、システム統合が簡素化されると同時に、より信頼性の高い動作が実現されます。ハードウェアモジュールは、コンパクトなカード型フォームファクタで設計されており、プラットフォームレベルの標準化と、異なるアプリケーション間での再利用の容易さをサポートしています。 このモジュール式設計アプローチにより、設計の反復作業が軽減され、システムの保守性が向上し、モジュールレベルでの障害の特定が容易になります。比較評価の結果、分散型アーキテクチャは統合の複雑さを軽減し、開発サイクルを加速させると同時に、信頼性と拡張性を向上させることが示されています。全体として、このアプローチは将来のハードウェアシステム開発に向けた、より堅牢かつ柔軟な基盤を提供し、拡張性のある拡張、設計プロセスの簡素化、および長期的なパフォーマンスの向上を可能にします。

6-in-1パワーモジュールの試験では、ソケットやデバイスインターフェースボードによって生じる寄生インダクタンスや容量の影響により、大きな課題が生じます。これらの寄生効果は発振や相間の測定値のばらつきを引き起こす可能性があり、開発段階において慎重な設計検討と徹底した検証が必要となります。 本プレゼンテーションでは、多相パワーモジュールの測定安定性を向上させるための、実用的かつコスト効率の高いアプローチを紹介します。 この手法では、既存の2-in-1テスト資産を活用し、マルチタッチダウン測定技術を適用することで、テスト中に個々の相を分離します。寄生要素の影響を低減することで、発振を効果的に抑制し、全相にわたる測定結果の一貫性と信頼性を向上させます。また、複雑なDIBの再設計や事前の大規模な検証の必要性を最小限に抑え、開発ワークフローの効率化に貢献します。 本稿では、正確な相分離を確保するためのテストセットアップ戦略や測定シーケンスなど、この手法を実装する際の重要な考慮事項について解説します。全体として、このソリューションは、高度なパワーデバイス試験における測定精度と信頼性を向上させるための、拡張性が高く低コストな手法を提供し、ますます複雑化する多相モジュールの検証および生産の効率化を支援します。

電気自動車分野における48V電源アーキテクチャの普及に伴い、性能、堅牢性、および安全性を確保するためのパワーモジュールの正確な検証ニーズが高まっています。 本プレゼンテーションでは、信頼性の高い測定結果を得るために、試験環境における寄生インダクタンスの低減に重点を置いた、80Vパワーモジュール向けの体系的な試験手法について解説します。 電気的性能は、効率測定、ACおよびDCパラメータの特性評価、ならびに定常状態および過渡動作条件下の動的応答解析を通じて評価されます。 特にテスト環境の物理的な実装に重点を置き、入力、出力、および計測器接続におけるループインダクタンスを低減することが、高di/dt事象時の電圧オーバーシュート、リンギング、および保護機構の意図しない作動を最小限に抑える上でいかに重要であるかを実証します。 また、過電流保護や短絡保護を含む保護機能についても、全体的な試験アプローチの一環として検証が行われます。本手法では、測定の再現性を向上させ、実世界の電動モビリティの動作条件との相関性を強化するためのベストプラクティスを提示しています。

本プレゼンテーションでは、炭化ケイ素（SiC）パワーデバイスの高度なオフ状態特性評価のために、最大8 kVの電圧を供給するように設計された高電圧計測プラットフォームを紹介します。デバイスの絶縁破壊電圧が数キロボルト級へと上昇し続ける中、試験環境には、より高い電圧供給能力、絶縁性能の向上、および測定能力の強化が求められています。 本プラットフォームは、これらの要件に対応するよう設計されており、BVDSSやIDSSといった主要なオフ状態パラメータの、高精度かつ再現性のある評価を可能にします。統合された保護機構とプログラム可能な電圧立ち上がりプロファイルを備えており、幅広い試験条件下での安全な動作と一貫した測定結果を保証します。ETS-88自動試験装置（ETS-88）システムへの統合を想定して設計された本ソリューションは、同期制御インターフェース、安全インターロック、および特性評価と量産試験の両方のフローに適した構成オプションをサポートしています。 全体として、本計測器は、次世代シリコンカーバイドデバイスの開発、信頼性スクリーニング、および大量生産に向けたスケーラブルかつ信頼性の高いソリューションを提供することで、高電圧試験における重要なニーズに応えます。

電気自動車や太陽光発電システムなどの高出力用途において、炭化ケイ素（SiC）デバイスが従来のシリコンベースの技術を急速に置き換えつつあります。 同時に、AIデータセンターの電力需要の高まりにより、高電圧DCアーキテクチャへの移行が進んでおり、800V以上でも優れた性能を発揮するSiCデバイスが、その実現に不可欠な要素となっています。これらのアプリケーションには極めて高い信頼性が求められ、長期的なシステムの安定性を確保するためには、短絡耐量および大電流性能の正確な評価が不可欠です。 本プレゼンテーションでは、SiCデバイスの材料特性や高速スイッチング特性に起因する、短絡試験に関連する課題について検討します。短絡電流は定格電流の数倍に達することがあり、極めて高いdi/dtおよびdv/dt条件が生じるため、低寄生インダクタンスを維持しつつ高ピーク電流を供給できる試験システムが求められます。また、これらの条件は重大な電磁干渉（EMI）を引き起こし、ゲートドライバの設計や測定の安定性に対してさらなる要求を課します。 本稿では、これらの課題に対処するために設計された、高出力ATEベースの試験ソリューションについて紹介します。このアプローチにより、システムの安定性と測定精度を維持しつつ、短絡条件下での高電流レベルの正確な測定が可能になります。特に、大電流試験中の電圧降下効果の克服と、厳しいアプリケーション要件を満たすための試験システムの性能限界の拡張に重点を置いています。 さらに、本ソリューションでは、高速スイッチングイベント中の信頼性の高い動作を確保するため、絶縁性能とノイズ耐性に焦点を当て、極限条件下におけるゲートドライバの性能を評価します。全体として、この手法はSiCデバイスの重要な信頼性特性を検証するための堅牢なフレームワークを提供し、次世代電気自動車やAIデータセンターの電源システムへの導入を支援するとともに、スケーラブルで大量生産に対応した試験を可能にします。

高電圧パワー半導体ウェハーのテストにおけるアーク放電は、数十年にわたり課題となってきました。自動車の電動化やAIの電力需要の増加により、WBG技術の採用が加速しており、その電圧および電力密度は急速に高まっています。こうした新たな市場のニーズに応えるため、要件も変化しています。 これらのデバイスの特徴は以下の通りです： • 電力密度の向上、デバイス微細化の進展 • 大型ウェハー（300mm）への移行、並列テストサイトの増加が必要 • システム効率の向上、スイッチング速度の高速化 • 技術の成熟化、ウェハー歩留まりの低下 こうした技術的要件に加え、市場の需要に応えるために高電圧デバイスを量産化するというビジネス上の必要性が相まって、ウェハテストにおけるアーク発生率と深刻度を高めています。本プレゼンテーションでは、市場動向、ウェハ上でのアークの種類、アークがシステムやウェハに与える影響、標準的なリスク軽減策、エネルギー管理技術、そして最後に技術的・ビジネス的なトレードオフについて概説します。

ラックあたり100kWを超える消費電力を伴うAIサーバーや大規模GPUクラスターの急速な普及は、電源管理IC（PMIC）市場に大きな変革をもたらしています。この傾向により、高性能DrMOSデバイスなどの高効率かつ統合されたソリューションへの需要が加速しており、AIサーバー分野は次世代PMIC技術の主要な成長ドライバーとしての地位を確立しつつあります。 大電流DrMOSデバイスの試験には、いくつかの技術的課題があります。最も重要な課題の一つは、超低オン抵抗（RDS(on)）の正確な測定であり、これは寄生抵抗や自己発熱の影響を大きく受けます。これらの課題に対処し、測定精度を確保するには、短パルス測定やケルビンセンシング法などの高度な技術が必要です。 本プレゼンテーションでは、DrMOSやスマートパワーステージを含む、高電力・大電流アプリケーション向けに設計されたテストソリューションを紹介します。厳しい生産環境下での信頼性の高い検証を実現することに重点を置き、これらのアプローチが主要な測定課題にどのように対処し、テストの精度と効率を向上させるかについて解説します。

HSD 64は2024年にETS 800プラットフォーム向けにリリースされました。導入に関する論文（「ETS-800」）は既に発表されていますが、本稿では正式リリースを受けて、本装置についてさらに深く掘り下げて解説します。 HSD-32に比べてチャネル密度が2倍となったHSD 64は、サイト数の効率化とテストコスト（COT）の削減を実現していますが、その真の進歩は機能セットの拡張にあります。 これには、非同期かつ階層的なデバイス通信プロトコルを可能にするDSSCマルチエンジン、ファンアウト機能を備えた1:8方式のマルチプレクサであるDIBアクセス、およびHSD-32上で開発されたアプリケーション向けのソフトウェアエミュレーションモードなどの機能が含まれます。 互換性は依然として重要な課題であるため、HSD 64のエミュレーション性能モードと制限について詳細に解説し、APIおよびパターンベースの操作におけるエミュレーション動作を詳しく説明します。さらに、DC精度の向上、メモリ容量、パターン実行時間など、さまざまな性能データに関するトピックについても取り上げます。この詳細な解説を通じて、ユーザーはHSD 64の価値を最大限に引き出すための実践的な指針を得ると同時に、従来のHSD 32アプリケーションからのスムーズな移行を実現できます。

本プレゼンテーションでは、OMS計測器の機能と初期の性能結果を要約し、バッテリー管理システム、電圧リファレンス、その他の電源管理デバイスなどの高精度測定アプリケーションにおけるその役割に焦点を当てます。 OMSはQMSとのハードウェアおよびAPIレベルの互換性を維持しているため、システムへの変更を最小限に抑えながら、同じスロットに設置することが可能です。 既存のQMSチャネルは、簡単な設定更新によってOMSにマッピングできるため、既存のテスト環境内でのスムーズな移行が可能です。高い測定精度を実現するため、OMSはKeysight 3458Aデジタルマルチメータ、Fluke 732C電圧基準源、および専用の校正DIBなどの高精度計測機器を使用して校正されています。 OMSは8つのチャネルを備えており、各チャネルには高分解能24ビットADC、高速14ビットADC、および20ビット基準DACが統合されています。このアーキテクチャにより、ADCとDACの同時動作が可能であり、自動およびオンデマンドの自己校正機能を備えた温度安定化電圧基準器によってサポートされています。初期の性能結果が提示されており、さまざまな精密アプリケーションにわたる測定精度、安定性、およびシステム全体の能力が実証されています。

ETS-800 高電流AWGパターンを実行する場合、テスト時間全体に悪影響を与えることなく、SPMBブースターレール電圧を安定して維持することが課題となります。従来のアプローチでは、手動で遅延を挿入し、反復的な調整を通じて微調整を行う必要があり、その結果、待機時間が長くなり、効率が低下することがよくあります。 本プレゼンテーションでは、AWGパターンの実行中にパフォーマンスを最適化する、動的なブースターレール管理のための適応型ソリューションを紹介します。 この手法では、実行前にユーザー定義のAWGパターンを分析し、予想される電圧放電挙動を予測して、正常な動作に必要なレール電圧を決定します。この予測に基づき、アルゴリズムはレールの再充電に必要な最小限の遅延のみを適用することで、不要なアイドル時間を回避します。実行中、システムはレールの状態を継続的に監視し、目標電圧が達成されるようタイミングを動的に調整するため、手動での調整が不要になります。 さらに、本ソリューションは適用された再充電時間を可視化するため、ユーザーはテストフローの順序をさらに最適化し、全体的な効率を向上させることができます。全体として、この適応型アプローチは遅延オーバーヘッドを最小限に抑え、総テスト時間を短縮し、実装を簡素化することで、大電流テスト動作中のレール安定性を維持するための、より効率的でユーザーフレンドリーな手法を提供します。

ETS-800 、パワーステージデバイスのテストにおける最先端のATEソリューションであり、本プレゼンテーションでは、これらのアプリケーションに向けた主要なテスト手法を紹介します。まず、技術的な問い合わせへの迅速な対応と迅速な実験を可能にするために設計された、新たに開発されたパワーステージプロトタイプデモキットの概要から説明します。 このデモキットは、Rapid Proto Daughter Card上に構築された標準的なライダーおよびコネクタベースのインターフェースを特徴としており、従来のフルドーターカードソリューションと比較して開発リードタイムを短縮できます。このアプローチにより、確立されたDIB設計や計測器を用いた重要なテストを実行することが可能となり、検証を加速させ、テストソリューションアーキテクチャ全体に対する信頼性を高めます。 デバイス固有の要件に対するフィードバックを迅速に提供することで、本ソリューションは、幅広いパワーステージデバイスにわたるテスト戦略の評価および最適化能力を向上させます。さらに、本プレゼンテーションでは、SPU-8112計測器に焦点を当て、高電力・大電流アプリケーションにおけるその有効性を実証する主要な知見を含め、パワーステージデバイスのテストにおける同計測器の利点について検証します。

ETS-800 を使用するエンジニアの皆様は、バス接続、フォースおよびセンス・ショート、ローカル・ケルビン接続、バンクモード、SPUドライバモード、APU32 150kケルビン抵抗、UPD64 SH接続、QMSフォース電圧ペデスタル出力機能など、同プラットフォームの新たな機能について深く理解することで、大きなメリットを得ることができます。 本プレゼンテーションでは、これらの機能を解説し、DIB上に追加のハードウェアを必要とせずに、接触抵抗測定、DIB診断、およびケルビンチェックを実行する方法を示します。また、SPUドライバーモードを使用して約1オームの精度を実現する方法、SPUのパラメトリック・ケルビン機能、およびAPUとUPDリソースの両方を用いたバンクモードを使用して、ハイ/ロー、フォースおよびセンス接続の両方についてCresを測定する方法など、複数のCres測定手法についても解説します。 また、センスピンを依然として利用可能な状態を維持しつつ、ドライバーモードの動作について詳細に解説するとともに、spu2112kelvinmode() および HSD64 DIB アクセスバスについても論じます。 また、APU32 150kケルビン抵抗を使用した導通テスト中のケルビンチェックの実行方法についても解説します。さらにETS-800 でのオープンソケット・ロードボードチェックを行う利点を強調しETS-800 特にケルビン接続を含む構成において、さまざまなコンポーネントを検証するためのいくつかの方法を実演しますETS-800 さらに、本プレゼンテーションでは、ピンごとのAPUクランプなど、ETS-800ソフトウェアおよびハードウェア機能を活用することで、フォース接続とセンス接続の間に外部抵抗を配置する必要性を排除できる方法についても解説します。最後に、接触抵抗、ケルビン接続、およびロードボード全体の機能性を検証するためにこれらの手法を適用した場合のテスト時間への影響を検証し、選りすぐりの顧客事例や自動生成ツールの活用事例も紹介します。

マルチサイト・インデックス並列テストは、自動試験装置（ATE）における先進的なアプローチであり、従来のマルチサイト手法と比較して、スループットの向上とコスト削減を実現します。この技術は、テストフローにおけるデバイスの処理およびインデックス付けの方法を最適化することで、特にテスト時間が短いデバイスにおいて、システム全体の効率を向上させます。 本プレゼンテーションでは、マルチサイト・インデックス並列テストと、ハンドラーとの統合をETS-800 でのその実装について紹介します。 このアプローチは、必要なテスター構成を最小限に抑えつつ、1時間あたりのテスト台数を最大化することに重点を置いており、設備投資の効率的な活用を可能にします。テスト実行にとどまらず、この手法はレーザーマーキング、自動光学検査（AOI）、テープ＆リール処理などの下流工程を統合し、合理化された生産フローを実現します。このレベルの自動化により、手作業による介入が削減され、生産サイクルが短縮され、製造コスト全体が低減されます。 本稿では、インデックス並列機能の実装概要を説明するとともに、このアプローチを生産環境に導入する際の重要な考慮事項を解説します。また、システム統合における課題や最適化戦略など、開発過程で得られた知見も共有します。全体として、このアプローチは、テストとハンドリングの自動化を連携させることで、生産性を大幅に向上させ、運用コストを削減し、拡張性のある高効率な量産ソリューションを実現できることを実証しています。

リレーの選定、使用、およびメンテナンスは、信頼性が高く効率的なATE性能を実現する上で極めて重要な役割を果たします。本プレゼンテーションでは、機械式リレー、ソリッドステートリレーソリューション、マルチプレクサの代替案など、ATEのDUTインターフェースボード設計で使用されるいくつかのリレー技術について概説します。 まず、通信用、自動車用、50オーム制御インピーダンス型、リードリレーなどの機械式リレーの種類について解説します。接触材料、温度特性、スイッチング速度、寿命、サプレッションダイオードの使用、寄生効果、オン抵抗などの主要な特性についても取り上げます。さらに、ロードボードの検証、寄生容量、スペースの最適化、破壊的なホットスイッチング、および故障率を低減する有益な低電流ホットスイッチングについても説明します。 また、リードリレーにおけるバイメタル効果、リレーの固着解除技術、シングルスタブルリレーや自動車用グレードのリレーの特性といった実用的な考慮事項についても解説し、Form A、B、C、Dの各構成の違いについても説明します。 また、本プレゼンテーションではマルチプレクサについても検討し、スイッチング速度、トレンチ絶縁、および特に高インピーダンスノードにおいて、リレーよりもマルチプレクサが好まれる場合について考察します。フォトモス・リレー技術についても詳細に解説し、高速オン・オフアクセラレータ回路、CxR5およびCxR10出力タイプ、フォームAストランド構成、フォームB構成オプション、シンプルなフォームCフォトモス回路（Break Before Make保証の有無を含む）について論じます。 さらに、バック・トゥ・バック接続と並列ボディダイオード出力接続の比較、長寿命性、高速エッジ性能、Tスイッチ、リーク電流、ホットスイッチング耐性、過電圧損傷、フォトダイオード電圧、最大駆動電流、高温環境下でのフォトダイオード過駆動の利点を含む駆動回路の考慮事項、および基板スペースの考慮事項について掘り下げて検討します。この議論では、コンデンサ結合型MOSリレーについても検討します。 最後に、本プレゼンテーションでは、内部CBIT駆動回路について、主要な特性や、故障状態における意図しない動作を防ぐための実用的な設計上の考慮事項を含めて概説します。

市場投入までの期間が短縮されるにつれ、デバイスの複雑さは増し続けています。開発における効率性は、これまで以上に重要になっています。テラダインはここ数年、ETS-800 幅広い新ソフトウェア機能をリリースしており、これらにより多種多様なデバイスタイプの開発効率が向上しています。 しかし、多くの開発チームは、これらの機能の存在や、新しいアプリケーションでの活用方法について十分に認識していません。これには、コーディング作業全体の負担を軽減し、デバッグ効率を向上させ、さらにユーザーが短期間でMSTソフトウェアの操作に習熟できるよう設計された機能が含まれています。 本プレゼンテーションでは、これらの新機能のメリットを解説し、次回の開発プロジェクトでそれらを容易に導入する方法をご紹介します。取り上げるトピックには、「Pins-Not-in-Same-State（同一状態でないピン）」、「Per-Pin-Forcing（ピンごとの強制設定）」、「Incremental Programming（増分プログラミング）」、「Pin Grouping/Instrument Site Sharing（ピンのグループ化／計測ポイントの共有）」、「ETS Quick Access Bar（ETSクイックアクセスバー）」、「Enhanced Alarm Reporting（強化されたアラームレポート）」、「eDSTおよびPDS方程式のサポート」などが含まれます。

DIBやATE計測機器向けの従来の保護技術では、通常、故障時に電圧をクランプするためにツェナーダイオードや過渡電圧サプレッサが使用されています。これらの部品は効果的な保護を提供できますが、導通時の大電流、寄生容量の増加、および低レベル測定の精度に悪影響を及ぼす可能性のあるリーク電流といったトレードオフを伴います。 本プレゼンテーションでは、デプレッションモードMOSFETに基づく革新的かつ画期的な代替保護手法を紹介します。これは、テスターチャネル、DIBハードウェア、および被測定デバイスを保護するための新たな手法を提供します。これらのデバイスは、従来の電圧クランプ動作に依存することなく電流制限を制御可能にし、測定性能への影響を低減します。 この革新的なアプローチは、過剰な電流の流れを最小限に抑え、リーク電流の影響を低減することで、従来の保護手法の主要な制限事項に対処すると同時に、高感度な測定経路の完全性を維持します。 さらに、このソリューションは自己完結型であり、外部バイアスや複雑な回路を必要としないため、既存の設計への実装が容易です。また、一般的なコンプライアンスレベルを超える過電圧条件にも対応可能です。本プレゼンテーションでは、この手法が一般的な回路保護シナリオの幅広い範囲にどのように適用できるかを示し、高度なテスト環境における信頼性と測定性能を向上させるための実用的な代替案を提供します。

AIやハイパフォーマンス・コンピューティングの急速な発展により、データ転送速度は従来の電気的相互接続の限界を超えつつあり、シリコンフォトニクスやコパッケージド・オプティクスの導入が加速しています。これらの技術が量産段階へと移行する中、最終試験においては、光性能の正確かつ再現性のある高スループットな検証が求められる新たな課題が生じています。 本プレゼンテーションでは、シリコンフォトニクスデバイスの固有の要件を満たすように設計された、コパッケージドオプティクス向け最終試験プラットフォームを紹介します。このソリューションは、光学測定機能、ロボットによる自動化、および連携したシステム設計を統合し、拡張性があり量産対応可能な試験環境を構築します。その主な焦点は、自動化されたハンドリングおよびアライメントと、高精度な光学計測機器との統合にあります。 本システムは、ロボットによるモーション制御と高精度な電気光学測定を組み合わせることで、一貫した位置決めと再現性のあるテスト実行を可能にし、同時に手作業による介入とばらつきを低減します。 本講演では、機械設計、光学インターフェース、モーション制御戦略、および協調的なソフトウェア制御など、統合的なテストソリューションを実現するために必要な主要要素について解説します。また、アライメント手法、治具設計、自動化ワークフロー、光学デバイスに特化したエラー処理戦略など、重要な基盤技術についても取り上げます。 初期開発およびシステム統合から得られた知見を共有し、信頼性が高く拡張性のあるソリューションを実現するためには、光学、自動化、テストエンジニアリングの各分野における専門知識を統合することが重要であることを示しています。全体として、このアプローチはシリコンフォトニクスデバイスの大量テストを可能にする実用的なフレームワークを提供し、効率性、信頼性、製造性を向上させた次世代AIインフラストラクチャを支えるものです。

データセンター、AIインフラプロバイダー、および高性能コンピューティングシステムが、帯域幅や電力の制約を克服するために光インターコネクトへの依存度を高めていることから、シリコンフォトニクス市場は急速に拡大しています。市場予測によると、トランシーバー、CPO、PICを牽引役として、この分野の市場規模は2030年までに81億3000万ドルに達すると見込まれています。 シリコンフォトニクスの製造およびパッケージング技術が成熟するにつれ、この成長に伴い、量産を支えるスケーラブルで自動化された電気光学テストに対する重要なニーズが生まれています。 本プレゼンテーションでは、テラダインが半導体ATEの専門知識を活用し、フォトニクステスト分野へ事業を拡大することで、量産に必要な高スループットのウェーハレベルおよびモジュールレベルテストシステムを提供し、この変革を可能にする上で中心的な役割を果たしている概要についてご説明します。 UltraFLEXplus シリコンフォトニクス測定機器：Photon100（ソフトウェアおよびハードウェア機能を含む）をご紹介します。効果的なシリコンフォトニクス試験は、歩留まり、信頼性、コストに直接影響を与え、欠陥の早期検出、プロセスの迅速な学習、および光部品の安定した大量生産を可能にします。

シリコンフォトニクスのテスト用途において、製造プロセスの早期段階で欠陥を特定し、製造コストを削減するためには、光プロービングと電気プロービングの同時実施が不可欠です。シリコンフォトニクスデバイスのテストには、ウェハーの同一面での電気・光プロービング（図1）や、ウェハーの反対側での電気・光プロービング（図2）など、さまざまなプロービング構成が用いられます。こうした構成では、アライメント、測定精度、およびテストの統合において、さらなる課題が生じます。 本プレゼンテーションでは、図1に示すシリコンフォトニクス試験ソリューションについて解説します。このアプローチでは、垂直配置の電気プローブピンと、ウェハ上の対応するグレーティングカプラーに複数の光信号を伝送するように設計された光ファイバーアレイユニット（FAU）を併用します。FAUは、グレーティングカプラーの位置に高精度で位置合わせされるよう配置された光ファイバーで構成されています。この構成により、デバイスへの光の入射と出力同時結合が可能となり、試験中の効率的な電気光学測定をサポートします。 正確かつ再現性のある結果を得るため、光結合システムは、電気プローブの位置合わせとは独立して、サブミクロン精度で配置されます。この分離された位置合わせアプローチにより、電気的接触の完全性を損なうことなく、光信号強度を最適化し、波長ごとの測定精度を向上させることができます。 また、本発表では、アライメント戦略、フィクスチャ設計、測定の連携など、光および電気のテストコンポーネントを統合システムに組み込む際の主要な設計上の考慮事項についても論じます。信頼性が高く高精度な電気光学テストを可能にするこのアプローチの有効性を実証するため、測定結果の例も紹介しています。全体として、このソリューションは、光および電気インターフェースを統合したシリコンフォトニクスデバイスのテストに向けた実用的なフレームワークを提供し、高度な半導体アプリケーションにおける複合電気光学測定特有の課題に対処しつつ、正確な特性評価をサポートします。

近年、「シリコンフォトニクス」や「コパッケージド・オプティクス」は、半導体業界のレポートやニュースの見出しにおいて、「AI」と同様に注目を集めるようになっています。シリコンフォトニクスの試験装置は、試験業界の他のほぼすべての技術とは異なり、規格が策定される前から設計・製造が進められています。これにより、技術と規格の双方が最先端にあるシリコンフォトニクスにおいて、設計と試験の間に特有のギャップが生じています。 本プレゼンテーションでは、シリコンフォトニクスの物理的特性、その普及を後押しする要因、業界全体が直面する技術的障壁、そして当社が解決に取り組んでいるテスト上の課題について、テストエンジニアの皆様に解説します。 最後に、今後登場が予想されるシリコンフォトニクス技術について触れ、今後5年間で期待される動向を展望します。本プレゼンテーション終了時には、シリコンフォトニクス技術とそのビジネスドライバーに関する基礎知識を習得し、設計およびテストにおける主要な課題を理解し、シリコンフォトニクスの将来的な進化の方向性について展望を持てるようになるでしょう。

顧客製品の複雑化に伴い、量産までの時間を短縮できる高度なテストセルソリューションへの需要が高まっています。特に、イメージセンサーの用途がモバイル機器から、ますます幅広い産業分野へと拡大している現在、市場投入までの時間は依然として成功の重要な要素となっています。 本プレゼンテーションでは、進化を続けるイメージセンサー市場の概要を説明し、テスト要件に影響を与える主な要因を明らかにします。続いて、 UltraFLEXplus IPQxプラットフォームの機能、具体的には並列テスト効率、イルミネーターのサイズ、およびテストセル全体のアーキテクチャについて解説します。 本講演では、標準的なチッププローバーよりも一般的に大型かつ複雑なイメージセンサープローバーの統合に伴う技術的課題について論じます。効果的なドッキングとシステム統合を実現するために開発されたシミュレーション、解析、およびエンジニアリングソリューションの概要を説明します。最終設計の有効性を実証するための検証結果を紹介し、実環境での実装を視覚的に示すデモンストレーションを交えて解説します。最後に、IPQx量産ソリューションの包括的な品番リストを提示し、導入と採用を円滑に進められるよう支援します。

AIや高性能コンピューティングシステムが進化を続ける中、デバイスアーキテクチャは、GPUやスイッチといった単機能コンポーネントから、複数のチプレットで構成される高度に統合されたヘテロジニアスパッケージへと移行しつつあります。こうした先進的な構成には、高帯域幅メモリ、演算デバイス、UCIeなどの相互接続インターフェース、およびその他の統合コンポーネントが含まれる場合があり、これらはすべてウェハーレベルまたはパネルレベルの統合スキーム内で結合され、最終的に完全なシステムパッケージとして組み立てられます。 この統合レベルの向上は、テストの複雑さを著しく高め、コンポーネント間の新たな相互依存関係を生み出し、製造フロー全体を通じて必要なテスト挿入箇所を増加させます。歩留まりを維持し、テストの総コストを管理するためには、既知の良品ダイ（KGD）だけでなく、チップ・オン・ウェーハ（CoW）やチップ・オン・パネル（CoP）構造などの既知の良品中間アセンブリを確保することが極めて重要となります。 本プレゼンテーションでは、こうした新たな集積化のトレンドと、それによって生じる半導体テストの課題について概説します。デバイスの複雑化、テストカバレッジ要件の拡大、および複数のテスト段階にわたる連携強化の必要性に対応するために、従来のテスト手法がいかに進化すべきかについて論じます。 本稿では、最終パッケージ製品の品質と信頼性を確保しつつ、カバレッジ、コスト、スループットのバランスを取るよう設計された新しいテスト戦略に焦点を当てます。各挿入ポイントでの歩留まりを最適化し、個々のコンポーネントと統合システムの双方を効率的に検証できるアプローチに重点を置いています。全体として、このアプローチは次世代AIや高性能コンピューティングデバイスへの高まる需要に対応し、ますます複雑化するヘテロジニアス統合フローに向けたスケーラブルなテストソリューションを支援します。

本プレゼンテーションでは、ウェーハレベルテスト中に確認された、テスト温度のばらつきの解消策について取り上げます。高温（90℃）および低温（−30℃）の条件では仕様を満たしていましたが、室温での測定値は常に予想値より約1℃低く、特にウェーハの端部において歩留まりに悪影響を及ぼしていました。 浸漬時間の延長、パージ空気の供給調整、プローブカード補強材の変更、断熱性の向上など、いくつかの是正措置が検討されましたが、いずれも温度精度を効果的に改善することはできませんでした。 根本原因の分析により、30°Cにおけるウェーハプローバーのチャック温度センサーの不正確さが特定された。センサーのばらつきにより、チャック温度の平均値が誤って読み取られ、その結果として観測された不一致が生じていた。この問題は、チャック温度センサーの再校正と、約1°Cのヒーターオフセットの適用によって解決された。この修正により、温度精度が回復し、テストの一貫性が向上した。実施後、 UltraFLEXplus プラットフォームは、±0.5°C以内の温度均一性を実現するとともに、競合ソリューションに比べてスループットの面で優位性を発揮しました。この事例は、ウェーハテストの信頼性を確保し、歩留まりの低下を防ぐ上で、チャックセンサーの校正がいかに重要であるかを浮き彫りにしています。

本プレゼンテーションでは、ARM7ベースのチップ向けの実用的かつ高効率なATEテスト手法について、ハードウェアアーキテクチャ、テスト効率の最適化、およびエンジニアリング展開の3つの分野に分けて解説します。ハードウェアレベルでは、堅牢なテストソリューションを構築するために必要な主要要素、すなわち高速テストプラットフォームの選定、フルリンクのシグナルインテグリティシミュレーション、およびPHYインターフェース周辺回路のトポロジーガイドラインについて取り上げます。 また、挿入損失、反射損失、クロストークといったチャネルパラメータに加え、IRドロップ制御やPDNインピーダンス整形に対処する、シグナルインテグリティとパワーインテグリティの協調的な最適化アプローチも紹介します。アイダイアグラムとチャネル特性評価を用いて、実際のテスト条件下での相互接続の挙動を検証し、ループバックのコンパクト化とスケーラビリティを向上させるために、高帯域幅の小型スイッチング方式を採用しています。 テスト効率を向上させるため、本手法ではデバイスの動作やワークロード条件に基づいて動的かつ適応的なテスト戦略を採用しています。Dhrystone MIPS、アイドル時～最大電力解析、最大電力プロファイリング、メモリスループットといった確立された性能ベンチマークを活用し、DVFS（動的電圧・周波数制御）ベースのビニングを含む多次元ビニングモデルを構築することで、デバイスをより適切に分類し、最大の価値が得られる部分にテスト時間を集中させます。 また、特性評価（Char）テストや精密なガードバンド（GB）モデリングを含むエンジニアリンググレードの反復的手法も組み込まれており、パラメトリックテストのカバレッジを拡大し、カバレッジの深さにおいて実証済みの改善を実現しています。 エンジニアリング展開に向けて、本研究ではテストロジックを再利用可能なブロックに分離し、製品バリエーション、テスト段階（CP/FT）、およびテスタープラットフォーム間で迅速な適応を可能にするモジュール型プログラムアプローチを提示しています。 また、テストベクトルの圧縮と特徴量抽出に基づく閉ループ解析ワークフローを導入し、最適化されたFmaxビニングソリューションによって実証されたように、根本原因の特定を加速し、意思決定の質を向上させます。全体的な実装パスには、標準化されたログ形式、歩留まり相関分析、エンドツーエンドのトレーサビリティといった実用的な要素が含まれており、信頼性の高いブリングアップと量産リリースをサポートします。

テラダインの営業・マーケティング部門および社外 UltraFLEXplus のお客様から、テラダインのアプリケーションおよびハードウェアエンジニアリング部門に対し、テスター／プローバー／プローブカードのZスタックにおける、標準プローブ移動層（SPTL）と新しいユニバーサルプローブ移動層（UPTL）の機械的たわみ性能について、数多くの質問が寄せられています。 UPTLのリリースに伴い、適用スペースを拡大できる新しいプローブカード補強材も開発されました。 これらの新しいプローブカード用補強材は、SPTL/UPTL用の標準アプリケーションエリア（SAA）用と、UPTL用の拡張アプリケーションエリア（EAA）用が用意されています。 UPTLは新しいインターフェースであり、SAA用補強材はSPTLとUPTLの両方に対応しているため、新しいインターフェースと補強材によって可能となる複数のZスタック構成における機械的たわみ性能について、多くの質問が寄せられました。 こうした疑問が生じた背景には、過度なたわみが導通不良を引き起こし、このたわみによるプローブカード接触抵抗の上昇に敏感なアプリケーションにおいて歩留まりの低下を招く可能性があるという事実があります。 これらの疑問に答えるため、最大100kgのプローブ力を用いて、複数のSPTL/UPTL SAA/EAAプローブカードの組み合わせに対してDOE（実験計画法）を実施しました。 たわみ特性の評価には、プローブヘッドに取り付けられた専用ピンを使用し、ウェーハプローバーを用いてZ-Stackの「実オーバートラベル（AOT）」と「プログラムオーバートラベル（POT）」の測定を行いました。また、各種構成について、電気的導通率（1%～100%）および電気的フィルシグネチャも測定しました。 UltraFLEXplus インターフェース／スタフィナー／プローブカード組み合わせについて、電気的導通性能（1%～100%）および電気的フィルシグネチャも測定されました。 収集されたデータは、各テストセットの結果を重ね合わせることで分析され、異なるハードウェア組み合わせの性能比較が示されました。本プレゼンテーションを通じて、社内外のお客様に UltraFLEXplus プラットフォームに対する信頼を深めていただくとともに、新しい高荷重プローブカードアプリケーションやスタイフナー設計において歩留まりへの影響が生じないよう、将来のアプリケーション向けにデータを収集する方法に関する知見を提供します。