高度なパッケージング技術やチプレットには、高度かつ柔軟なテスト戦略が求められている
異種統合は半導体業界のイノベーションを牽引していますが、一方でチップ設計の複雑化を招き、その結果、テスト要件もより複雑化しています。自動試験装置（ATE）業界はこれに対応し、異種チップのテストに必要な多様な機能やインターフェースに対応できる、より高度な試験装置を開発・導入しています。これには、さまざまな通信プロトコル、電源ドメイン、熱特性のテストが含まれ、最終的には、統合された各コンポーネント群に対して、それぞれ固有のパラメータと性能基準を適用してテストを行うことになります。
異種統合の概要
ヘテロジニアス・チップ（ヘテロジニアス・インテグレーションとも呼ばれる）とは、個別に製造された複数のコンポーネント（プロセッサ、メモリ、センサーなど）を、単一のパッケージまたはシステム・イン・パッケージ（SiP）に統合することを指す。このように統合されたコンポーネントは「チプレット」と呼ばれ、異なるプロセスや材料を用いて製造することができる。図1には、ヘテロジニアス・インテグレーションの一例が示されている。
メーカーは、さまざまな技術や材料を活用することで、従来の単一構造のチップよりも効率的に複数の演算タスクを処理できるSiPを実現しています。システム設計者は、より小さな実装面積で、より高い性能、より低い消費電力、そしてより優れた機能性を実現できます。 同時に、モノリシックデバイスと比較してチプレットのサイズが小さいため、図2に示すように歩留まりが大幅に向上し、その結果、同じデバイス欠陥密度でもコストを低減できます。これらは、厳格な電力およびスペースの制約の中で、多様かつ高負荷な計算ニーズを満たさなければならないAI、5G、IoTなどの高度なアプリケーションにとって、極めて重要な推進要因となります。
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技術の進歩に伴い、用途に応じて、ほぼあらゆるデバイスをヘテロジニアスパッケージ上で組み合わせることが可能になりました。その結果、テストリソースは、ローエンドからハイエンドに至るまでのコスト面を考慮しつつ、ほぼあらゆる種類の機能をテストできる必要があります。
試験業界への包括的な影響
こうした複雑化（テラダイン社のUltraFLEXplusのような高度なテスト装置の必要性や、テスト時間の長期化の可能性など）に伴い、品質コストの最適化が不可欠となっています。しかし、異なるコンポーネント間の相互作用が生じる可能性があるため、異種チップの信頼性を確保することはより困難になっています。
また、どのコンポーネントに欠陥があってもチップ全体の機能に影響を及ぼす可能性があるため、歩留まり管理もより複雑になります。柔軟なテストソリューションには、個々のチップの性能と信頼性を正確に評価するための、専用のテストアルゴリズムや治具が含まれる場合があります。
柔軟なテスト戦略は不可欠です
高度なデジタルチップやヘテロジニアス統合の複雑さに対応するため、さまざまなテスト戦略が採用されています。ダイナミック・テスト・カバレッジは、ATE（自動テスト装置）とsystem level test (SLT)橋渡しし、半導体デバイスを実際の使用環境を模した条件下で評価します。テラダインのTitanSLTプラットフォームはその一例であり、最高レベルのシステム性能テストを必要とする半導体テスト環境において、柔軟性、拡張性、および高密度化を実現します。 実環境をシミュレートすることで、ダイナミック・テスト・カバレッジは、そうでなければ発見されなかったであろう欠陥を効果的に特定します。この戦略は、テストコストのバランスを取りつつ欠陥検出能力を向上させることで、品質コストの最適化に貢献します。さらに、メーカーはデータ分析を活用して歩留まりを向上させ、最高品質の製品のみを市場に送り出すことが可能になります。
「シフト・レフト」および「シフト・ライト」戦略は、製造フロー全体におけるテストの網羅性をさらに均一化します。「シフト・レフト」は、テストを開発プロセスのより早い段階に前倒しすることで、欠陥を早期に特定・解決し、総コストを削減します。一方、「シフト・ライト」は、製造後を含むより後の段階までテストを拡大することで、潜在的な欠陥が消費者の手に渡る前に確実に発見されるようにします。これらの戦略を組み合わせることで、コスト、品質、および歩留まりを最適化します。
試験の複雑さが課題となっている
2.5D/3Dパッケージにおける「動作確認済みダイ（KGD）」および「動作確認済みインターポーザー（KGI）」のテストには、考慮すべき多くの課題が存在します。 3Dスタック内のダイとインターポーザーは、多層の相互接続と多様な機能をもたらすため、統合は複雑です。これらのコンポーネントの微細化により、シリコン貫通ビア（TSV）のような複雑な接続や、テストプローブ用の物理的スペースの縮小といった要因から、さらに難易度が高まっています。
ダイ内部の欠陥は、コンポーネントが積層されて初めて明らかになる場合があります。積層および接合のプロセスそのものが、熱的・機械的ストレスによって新たな欠陥を発生させたり、既存の欠陥を悪化させたりする可能性があります。コンポーネントが積層されると、各層へのアクセスが困難になるため、高度なプロービング技術やテスト用アクセスメカニズムが必要となります。
TSV構造を含む高速相互接続は、テスト環境をさらに複雑化させています。シリコンダイ間を垂直に接続するTSVは、高密度・高性能パッケージに不可欠です。しかし、その複雑な構造は、シグナルインテグリティ、熱管理、製造ばらつき、およびテストへのアクセス性という点で大きな課題をもたらし、テストをより困難なものにしています。 テスト対応設計（DFT）の手法は、3Dパッケージのテスト特有の要件に対応できるよう適応させ、徹底した故障カバレッジを確保し、テスト漏れを最小限に抑える必要があります。組み込み自己診断（BIST）構造の導入、バウンダリスキャン技術の拡張、熱を考慮したテストの実施、欠陥許容度の確保、および階層的なテストアプローチの採用により、メーカーは先進的な3D半導体パッケージの信頼性と性能を向上させることができます。
テスト分野のリーダーとして、テラダインは3D積層集積回路におけるテストアクセスアーキテクチャのための包括的なフレームワークを活用し、これらの課題に対処するため、IEEE 1838規格に基づいた取り組みを行っています。IEEE 1838は、標準化されたテストインターフェースとプロトコルを規定しており、さまざまなメーカーの異なるコンポーネントを共通のフレームワークを用いてテストできるようにします。 この規格は、異なる層やコンポーネントにわたるスケーラブルかつ柔軟なテストを可能にするモジュラー型テストアクセスアーキテクチャをサポートしています。IEEE 1838のガイドラインに基づいたBIST回路やDFT機能を組み込むことで、より高い故障カバレッジの実現に貢献します。そのために、テラダインのUltraFLEXおよびUltraFLEXplus、および ETS-88 テスターは、より複雑なデバイスのテスト機能、精度の向上、および顧客の総所有コストの低減を実現します。
今後のさらなるイノベーションへの展望
半導体業界は、高性能化、高集積化、低消費電力化へのニーズに後押しされ、絶えず進化を続けています。半導体テストに大きな影響を与える新興技術としては、Universal Chiplet Interconnect Express（UCIe）のような業界標準の相互接続規格や、コパッケージ化されたシリコンフォトニクスの登場などが挙げられます。
UCIeやシリコンフォトニクスの普及に伴い、相互接続がますます複雑化する中、シグナルインテグリティと性能を確保するためには、高度な試験手法が求められています。これには、高速信号の精密な特性評価や、フォトニック部品の厳格な試験が必要となります。
共同パッケージングされたソリューションでは、過熱を防ぎ、信頼性の高い動作を確保するために、効果的な熱管理戦略が不可欠です。試験においては、熱の影響を考慮し、熱特性を考慮した試験手法を取り入れる必要があります。
こうした新興技術の発展に伴い、半導体業界は、性能の向上、集積度の向上、および電力効率の改善という恩恵を受けることになるでしょう。しかし、テストの複雑さも増すため、こうした異種混合システムがもたらす特有の課題に対処できるテスト手法や装置の継続的な革新が求められます。テスト業界は、こうしたトレンドを先取りし、標準化されたアプローチと柔軟なテスト戦略を採用することで、次世代半導体デバイスの信頼性が高く効率的な生産を確実なものにすることができます。
ジョージ・S・ハルタルテ博士は現在、テラダインの半導体テスト部門においてプロダクトマーケティング担当シニアディレクターを務めています。ジョージはこれまで、テラダイン、ラム・リサーチ、ライトポイント、トランスイッチ、ロックウェル・セミコンダクターズにおいて、技術、管理、経営の各分野で様々な役職を歴任してきました。彼はIEEE 802.11 Wi-Fi標準化委員会の投票権を有するメンバーであり、IEEE 802.11ayタスクグループの幹事を務めています。 現在、ジョージ氏はIEEEヘテロジニアス・インテグレーション・ロードマップ（HIR）テスト・ワーキンググループの共同議長を務めるとともに、カリフォルニア大学サンタクルーズ校およびフェニックス大学の客員教授も兼任しています。