テスト挿入のあり方を再定義するAIチップレットアーキテクチャ

AIがxPUの需要を牽引 [1]、HBM、スイッチ、CPOの需要を牽引しているが、リソグラフィ技術の限界により、モノリシックダイではそのペースに追いつけない。その代わりに、業界はあらゆる種類の複雑なパッケージへと移行しつつある。これにより、テスト分野には新たな課題が生じている。ここでは、テストベンダーがどのように対応しているかを見ていく。

課題：モノリシック・ダイからインターポーザーベースのモジュールへ
異種集積が定着し、進化する規格によって支えられている今、業界は技術的な転換点に立っています。AIアクセラレータはもはや、主にトランジスタの微細化によって制約されるのではなく、集積戦略やパッケージレベルの相互接続密度によって制約されるようになっています。 演算ダイ、HBMスタック、I/Oダイは、シリコンインターポーザー上に組み立てられ、パネル形式での実装もますます増えています。これにより、レチクルの制限（最大サイズ26mm×33mm）、マイクロバンプのピッチ、TSVの配線、ダイ間インターフェースといった新たな物理的課題が注目されるようになっています。

こうした物理的な制約と相まって、特定のダイサイズにどれだけの要素を詰め込めるかを決定づけるリソグラフィの限界が及ぼす影響を認識しなければなりません。その結果、より複雑なシステムを構築するためには、2.5/3D集積パッケージを用いたマルチチップ設計が必要となります。テストにおける主要な要因は、ジオメトリ、ピッチ、および配線密度に基づいており、これらはプロービング、アクセス、およびテストカバレッジに直接影響を与える変数です。

今日の業界のトレンドは、複数のチプレットやダイを統合することです。これらは、HBMのように上下に積み重ねられるか、あるいは相互接続層として機能するシリコンインターポーザー上に並列に配置されます。その後、パッケージ基板を経て、最終的に回路基板へと組み込まれます。この複雑さは、テストにおいて新たな課題をもたらしています。 複数の高付加価値ダイがインターポーザー上に組み立てられると、検証をどこで、どのように行うべきかは、パッケージアーキテクチャそのものが決定するようになります。テラダインは、これを今後10年間にわたり成長が見込まれるトレンドと認識しており、新たなテストソリューションでこれに対応しています。例えば、テラダインの最近のプレスリリースでは、テラダインのUltraFLEXplus 、TEL社の「Prexa SDP」プローバーを組み合わせて、個別のデバイスのプロービングを行っている事例が紹介されています。

「すべてが正常」：経済的必然性
高付加価値のAIアクセラレータ企業は、経済的要因に基づいてテスト戦略やテスト導入の段階を変更しています。データセンター用GPUの平均販売価格が2030年までに約28,000ドルに達すると予測されている[2]中、スクラップコストの高騰により、単体ダイテスト、スタック検証、インターポーザモジュールの検証はもはや省略できないものとなっています。コンピューティングおよびネットワークデバイスはテストが必須であり、テストカバレッジは歩留まりと品質確保に直結します。
システムレベルでは、複雑さが急速に増大しています。単一のAIデータセンターラックには、数百個のGPU、数千個のメモリデバイス、複数の高速スイッチが統合されており、これらはすべて、高密度なチプレットベースのアーキテクチャを通じて相互接続されています。個々のGPU自体も、もはやモノリシックなデバイスではなく、演算ダイ、積層HBM、high-speed I/O、さらにはフォトニクス相互接続からなる異種構成体となっており、数千もの相互接続が形成されています。

この複雑さは、コパッケージド・オプティクス（CPO）の統合によってさらに増幅されます。CPOでは、高帯域幅かつ低消費電力のデータ転送を実現するため、光学エンジン（多くの場合、1システムあたり数十個のアレイとして配置される）が演算用シリコンの隣に配置されます。これらの光学エンジンは、電子部品と光学部品を組み合わせたマルチダイ・サブシステムであるため、統合前に「正常動作が確認済みの光学エンジン」として検証されなければなりません。 たった1つの欠陥部品でも、システム全体が機能しなくなる恐れがあります。その根本的な目標は、「すべての部品が正常であることが確認済み」という方向性への移行を支援することであり、計測技術、ATE（自動試験装置）、およびSLT（システムレベルテスト）を組み合わせて、多層的な品質戦略を構築することです。

例えば、計測技術[3]により、初期段階（ボンディング前および組立途中）で物理的な欠陥を特定することで、高価なマルチダイ・パッケージに欠陥のある部品が組み込まれるのを防ぐことができます。こうしたパッケージにおいて不具合が発生した場合、その損失ははるかに大きくなるからです。その結果、計測技術の役割は先進パッケージング技術の発展に伴い拡大しており、歩留まりの向上、リスクの低減、そしてより効果的な下流工程のテスト戦略の実現において不可欠なステップとなっています。

計測技術は、物理的な完全性と検証に重点を置いています。つまり、「構造は正しく構築されているか」という点です。寸法、反り、位置合わせ、および相互接続の品質（マイクロバンプ、TSV、間隔など）を測定し、組み立て工程中や直後に欠陥を検出するために、光学検査やX線検査がしばしば用いられます。これは、ボンディング前やプロセス途中、完全な電気的検証が行われる前に実施されます。 対照的に、ATE（自動試験装置）は、デバイスまたはモジュールレベルでの電気的・光学的機能および性能を検証し、チップやパッケージが意図したとおりに動作することを確認します。その後、SLT（システムレベルテスト）が実際の、あるいは実運用に近い環境下でデバイスを検証し、システム環境下、すなわち「ミッションモード」でのみ現れる問題を検出するとともに、デバイス全体がシステム内で正常に動作することを確認します。

図1：Known-Good Everything（KGE）――計測、ATE、SLTが階層的な品質戦略を構成する。出典：テラダイン。

モジュールレベルのプローブ：構造的な転換
基板への実装前に、大型のインターポーザーベースのモジュールをプローブ検査することには、実用上の課題が伴います。これには、機械的な規模、電流供給、電力損失、コンタクトの信頼性、プローブ力、およびプローブ時の熱機械的反りに対する安定性などが含まれます。全体として、テストするチップの数が増えるほど、消費電力も増加します（数千ワット規模に達します）。

複雑さが増し、チップの数が増えるにつれて、欠陥が発生する可能性のある新たな箇所も生じます。ATEシステムでは、すべての部品がインターポーザーおよび最終パッケージ基板に組み込まれる前に、チプレットスタック、複数のHBM、マイクロバンプ、C4バンプ、および相互接続の組み立ての完全性を検証する必要があります。

図2：CoWモジュールの内部。部分的に組み立てられたマルチダイシステムで、基板の取り付け前にインターポーザーウェハー上でテストが行われている。出典：Teradyne

CoWモジュールのプロービングは、被試験デバイスが単一のダイではなく、シリコンインターポーザー上に部分的に組み立てられたマルチダイシステムとなるため、根本的に新しい種類のテスト課題をもたらします。 この段階では、電気的アクセスは通常C4バンプインターフェースに限定されるため、従来のパッケージテストではなく、プローブベースの手法を用いて基板実装前にテストを実施する必要があります。これらのCoWモジュールは、レチクルサイズに制限されるダイよりもはるかに大きく、一辺^が100mm²、^150mm²、あるいはそれ以上になることも多く、これによりプローブの機構、接触の均一性、およびテストセルアーキテクチャに対して新たな要求が課せられます。

また、プローブインターフェースは、数千本に及ぶファインピッチの相互接続において、大電流の供給、厳密な熱制御、および高速信号インテグリティをサポートする必要があります。 正常動作が確認済みのCoWモジュールを確保するには、チップレット間の相互接続、マイクロバンプおよびC4の完全性、ならびにインターポーザーの接続性を検証する必要があり、これにより、新しいプローバー設計、IEEE 1838などの高度なDFT戦略、および機械、熱、電気、光の各テスト領域間のより緊密な連携が求められています。
テストセルアーキテクチャも適応する必要があります。現在のウェーハプローブは適していないため、テラダインはオープンエコシステムのサプライヤーと協力し、より大型のパッケージを専門的に扱う体制を整えています。並行して、業界ではこれらのアーキテクチャを、ウェーハベースの統合からパネルレベルのフォーマット、すなわちチップ・オン・パネル（CoP）へと拡張しています。 300mmウェーハから310mm × 310mm程度のパネルサイズへの移行により、CoPはスペース利用率と製造効率を向上させ、大規模で異種混在の設計においてモジュールあたりのコスト削減を実現します。

しかし、CoPへの移行により、既存のテスト上の課題がさらに深刻化しています。フォームファクタが大きくなることで、取り扱い、位置合わせ、プローブの拡張性に対する要求が高まる一方で、多段階のテスト挿入に関する要件は従来通り維持されなければなりません。また、CoPの採用により、ガラスや有機基板など、従来のインターポーザー材料に代わる新たな材料の使用が可能となり、シグナルインテグリティ、熱特性、欠陥率といった面で新たな変動要因が生じることになります。

CoWとCoPを組み合わせることで、テストはダイ中心のモデルからモジュール中心のモデルへと移行し、物理的なスケール、相互接続密度、およびシステムレベルの挙動を、フローのより早い段階で検証する必要が生じます。

図3：実寸大で示したテストフォーマット――レチクルダイからCoWモジュール、さらにCoPパネルまで。1つのプローブフィールドがカバーできる範囲は、より大きなフォーマットの一部に過ぎない。出典：Teradyne。

ファインピッチ、ハイブリッドボンディング、およびアクセス上の制約
先進パッケージングにより新たなテスト挿入が導入されるにつれ、アクセス電力および能動的な熱制御（例えば、オンチップ液体冷却や熱管理への新たなアプローチなど）に関連する新たなテスト上の課題が生じています。さらに、CPOや光学素子の統合（例えば、ファイバーのアライメントなど）からも課題が生じています。
物理的なレベルでは、相互接続の微細化が進んでおり、バンプピッチは数百マイクロメートルから40～50µmのマイクロバンプへと縮小し、場合によっては10µm未満のハイブリッドボンディングへと移行しつつあります。これにより、相互接続密度は大幅に向上する一方で、利用可能なプローブ接触面積は減少するため、物理的なアクセスがさらに制約されることになります。パッケージ内の相互接続数は数万から数十万に達することもあり、全領域をカバーすることの難易度が高まっています。

これらの制約は、UCIeなどの高速ダイ間インターフェースの台頭によってさらに深刻化しています。これらのインターフェースは、短距離で低駆動強度で動作し、シグナルインテグリティや静電効果の影響を受けやすいという特徴があります。その結果、テストアクセスを被試験デバイスに物理的に近づける必要があり、それによって寄生成分を最小限に抑え、信号の忠実度を維持しなければなりません。
したがって、すべての挿入点において高速相互接続を駆動・観測できるようにするためには、プローブアーキテクチャ、インターフェース設計、およびDFT（テスト適性設計）に対する新たなアプローチが、アクセス手法に求められます。

テラダインにとって、これはATE計測機器とデバイスインターフェースとの統合がさらに緊密化されることを意味します。これは、帯域幅の拡大、低ノイズの信号経路、高度なプロービングソリューション、そして微細化が進むジオメトリにおいても信号の完全性を維持できるテストセルアーキテクチャへのニーズを反映したものです。

図4：バンプピッチがC4バンプからハイブリッドボンディングへと縮小するにつれて、パッケージあたりの配線数は数十万本規模にまで増加する。出典：Teradyne；ピッチの範囲はYole Group（2025年）による。

集積密度が実装密度を左右する
要約すると、基板上のインターポーザーを用いた先進パッケージングは、複数のチップを搭載したウェーハ形式で製造される場合があります。最終的には、これが個別に切り離され、基板上に配置されます。テスト責任者は、ウェーハレベル、個別に切り離されたダイ、インターポーザーウェーハ上のCoWモジュールテスト、個別に切り離されたCoWモジュールテスト、そして最終組立に至るまで、あらゆるレベルでこれをテストできる必要があります。

異種統合は、単に複雑さを増すだけでなく、品質保証が必要な箇所を再配分することになります。テスト挿入アーキテクチャは、パッケージアーキテクチャと並行して進化させ、プロセスのあらゆる段階で不具合を検出できるようにしなければなりません。

[1]xPUとは、GPU、CPU、TSU、DPU、LPUなどのコンピューティングデバイスを指します。
[2]Yole Group、2025年
[3]ここでいう計測技術とは、X線、光学、SAMなど、あらゆる検査装置技術を指す場合があります。

ジョージ・ウルタルテ博士は現在、テラダイン社のコンピュート・テスト部門において、シニア・ディレクター兼主席マーケティング・ストラテジストを務めています。ジョージはこれまで、テラダイン、ラム・リサーチ、ライトポイント、トランスイッチ、ロックウェル・セミコンダクターズ各社において、技術、管理、経営の各分野で様々な役職を歴任してきました。また、SEMI北米支部の諮問委員会メンバーであり、IEEEヘテロジニアス・インテグレーション・ロードマップ（HIR）テスト・チャプターの共同議長も務めています。
ジョージは電気工学の博士号に加え、3つの修士号（MBA、コンピュータサイエンス、電気通信）を取得している。また、カリフォルニア大学サンタクルーズ校およびフェニックス大学の客員教授も務めている。著書に『Understanding Fabless IC Technology』がある。